Sandy-Bridge et innovations

**Neo_13** · 31/08/2010, 00h53

Personne pour parler des premiers benches de Sandy Bridge de chez Anand ? Ca a l'air pas mal du tout. Ptet un sujet dédié ?

Il fallait le créer

Go alors.

Preview d'Anand : http://www.anandtech.com/show/3871/t...-wins-in-a-row
Ce message était de newbie06, pour une raison que j'ignore il m'a été attribué.

**Alexko** · 31/08/2010, 02h09

C'est vrai qu'il faudrait un "Sandy-Bridge et innovations" !

**fefe** · 31/08/2010, 09h39

Oui ca serait mieux de creer un nouveau topic et de l epingler a la place de celui la. Il y a deja pas mal d infos publiques entre Sam, Charlie et Anand.

**newbie06** · 31/08/2010, 10h18

Infos et Charlie, j'ai failli vomir mon petit dej. Heureusement je n'en avais pas pris ce matin.

**fefe** · 31/08/2010, 10h58

On peut remplacer par rumeurs, de toutes facons tout ce qui est publie aujourd hui n est qu une rumeur en attendant que Intel fasse une presentation detaillee de l'archi et que les produits finaux soient disponibles a l achat. Les infos sur l'archi de Sandy Bridge de Sam, Anand et Charlie sont toutes au meme niveau desole: rumeurs non verifiees/non verifiables...

Meme les bench d'Anand, a comparer des processeurs avec turbo on vs turbo off, des GPU dont il ne connait ni la frequence de fonctionnement, ni le nombre de cores, etc sont du domaine de la rumeur... Donc bon voila.

**Alexko** · 31/08/2010, 11h10

Envoyé par newbie06

Infos et Charlie, j'ai failli vomir mon petit dej. Heureusement je n'en avais pas pris ce matin.

T'es dur quand même… Il se gourre de temps en temps, mais à côté de Theo (bon ok, ça compte pas) ou même Fudo, KonKort… il est plutôt fiable !

**newbie06** · 31/08/2010, 11h16

On passe en HS, mais bon. J'ai lu trop de conneries recemment chez lui et son cote anti nVidia primaire et systematique m'agace.

Forcement j'ai des infos qu'il n'a pas, mais j'ai du mal a voir comment il peut faire certaines deductions ; a moins qu'il ne soit manipule par ses "sources". Mais ca devrait faire partie de son boulot de detecter ce genre de conneries. D'un autre cote, j'admets volontiers qu'il est clairement bien au-dessus de BSN et qu'il n'est vraiment pas stupide

**fefe** · 31/08/2010, 11h36

J ai arrete de prendre les news de Charlie sur Nvidia au 1 er degre il y a un moment. Son acharnement montre qu il a clairement une dent contre eux et meme si les infos qu il obtient ont probablement quelque chose de vrai, il transforme tout en montagne...
Oui tous les chips de pre production ont des problemes, depuis le yield jusqu au power, des bugs, etc... Dans 99% c est resolu dans les mois de debug alloues pour ca. Et oui ca arrive aussi de se planter sur un projet, ca ne veut pas non plus dire que tous les autres le seront, au contraire. Quand on se foire vraiment on est nettement plus sur ses gardes apres... Et ce n est pas completement hors sujet de discuter de la qualite des infos publiees sur le web dans ce domaine...

**fefe** · 31/08/2010, 13h31

We were hoping that any kind of disclosures regarding Intel’s 32nm ‘Sandy Bridge’ architecture could wait until a year from now so that its upcoming 32nm Westmere predecessor would be enjoyed a bit longer. However, this is not the case as CanardPC has outspokenly revealed a die shot of the future architecture as well as its operating speeds.

The first and newest A0 silicon was taped out in week 23 of this year, between June 1st and June 7th last month. The die pictured above will be implemented as Intel’s mainstream 32nm quad-core models of Sandy Bridge. These chips will feature 256KB L2 caches with clock speeds ranging from 2.8GHz to 3.4GHz, complete with Turbo Boost for additional performance as found in the current Nehalem architecture.

L'article original ayant miraculeusement disparu la semaine suivant sa publication. C'etait l'ete dernier. On peut retrouver quelques caracteristiques proches de ce qu'Anand mentionne.

**Møgluglu** · 31/08/2010, 13h49

Cet article-là?

(Je suppose que c'est OK de le ressortir maintenant...)

Envoyé par Doc TB

Parlons CPU ! Et pour bien se remettre dans le bain, voici un petit récapitulatif des nouveautés à venir chez Intel dans les mois à venir. Actuellement, la dernière génération de processeurs disponibles - celles des Core i7 - est basée sur l’architecture « Nehalem » qui vient petit-à-petit remplacer les Core 2. Les CPUs Quad-Core basés sur Nehalem sont actuellement gravés en 45 nm et seront déclinés dès Septembre en « Core i5 », nettement plus économiques. Au second trimestre 2010 (Q2’10) apparaitront les premiers processeurs « Westmere », toujours basés sur l’architecture Nehalem. Ceux-ci seront pour la première fois gravés en 32 nm et certains d’entre eux intégreront un chip graphique intégré (IGP) sous la forme d’une seconde puce intégré sur le même packaging. Ce n’est qu’en 2011 qu’Intel devrait annoncer sa nouvelle architecture, baptisé « Sandy Bridge ».

Dans les labos d’Intel, on s’active déjà sur tous ces futurs CPU. Pour en savoir plus, nous avons laissé trainer nos oreilles un peu partout pour vous dévoiler l’état actuel d’avancement de ces projets.- Les Core i5 « LynnField » sont d’ores et déjà packagés dans leurs boites définitives et seront bientôt prêts- à être livrés en masse chez les grossistes. Les premiers prototypes des processeurs 32 nm basés sur Westmere sont, eux, sortis des usines de fabrications (Tape-Out) en tout début d’année et fonctionnent déjà très correctement dans les centres de R&D. Le premier d’entre eux, « Gulftown », un processeur à 6 cœurs « Extreme Edition » équipé de 12 Mo de cache L3 sera disponible aux alentours de Mai 2010 et est annoncé comme compatible avec les carte-mères X58/LGA1366 actuelles.

Mais le plus intéressant reste probablement le Tape-Out début Juin du premier CPU de la génération « Sandy Bridge », la prochaine microarchitecture d’Intel. En hallucinante exclusivité du monde mondial, Canard PC vous dévoile la première photo du nouveau né, âgé d’à peine un mois. Ce die en stepping A0 est cette fois celui d’un processeur Mainstream, c'est-à-dire destiné a être intégré dans un très grand nombre de machine car vendu à un prix raisonnable. Il intègre quatre cœurs, l’Hyper-Threading, les instructions AES de son prédécesseur, mais aussi la fameuse nouvelle unité de calcul vectoriel « AVX », qui démultiplie les capacités des unités SSE telles qu’on les connaissait précédemment. Cette fois, il est désormais possible d’utiliser 4 opérandes de 256 bits au lieu de 2/3 opérandes de 128 bits avec les dernières versions de SSE. Chaque cœur de Sandy Bridge est doté de 256 Ko de cache L2 et partage un cache L3 de 8 Mo dont l’accès a été accéléré grâce à une architecture en anneau (ring). Le temps d’accès au cache L3 chute ainsi à un minimum de 25 cycles.- Mais ce n’est pas tout : Sandy Bridge intègre aussi un Northbridge basé sur des liens PCI Express (plus de QPI dans le Mainstream) et un double contrôleur mémoire supportant la DDR3-1600.

Autre innovation : le GPU intégré (IGP) est cette fois incorporé au sein même du processeur et donc lui aussi gravé en 32 nm. Grace à cette réduction, à l’accès au cache L3 (qu’il peut lui-aussi utiliser) et au contrôleur mémoire rapide, les performances de cet IGP devraient être comparables à celles des cartes graphiques d’entrée de gamme d’ATI et Nvidia en 2011. La taille de cette déclinaison Quad Core de Sandy Bridge est d’environ 225 mm² (chaque coeur mesure à peu prés 20 mm²) pour une dissipation thermique d’environ 85 Watts. Côté fréquence, il faudra encore attendre quelques steppings pour connaitre les limites de ce cœur, mais les premières estimations sont comprises entre 2.8 et 3.4 GHz, avec un mode Turbo compris entre 3.8 et 4 GHz. N’oubliez pas que ce processeur ne sera pas le haut de gamme de l’époque. D’autres versions, dotés de 2 et 8 cœurs sont également prévues (avec respectivement 4 et 16 Mo de cache L3) mais ne sont pas encore disponible à l’état de prototype.

Même si nous ne pouvons encore vous dévoiler certains détails de l’architecture au cœur de Sandy Bridge, quelques inconnues demeurent. Tout d’abord, le Socket. Selon les bruits de couloirs entendus chez un fabricant de carte-mère, ce processeur devrait reprendre le Socket 1156 du Clarkdale (génération « Westmere » précédente)- mais nécessiter un nouveau chipset. Ensuite, les performances du circuit graphique intégré font l’objet de toutes les spéculations. On sait déjà que l’IGP de Sandy Bridge sera toujours basé sur GMA et pas sur une quelconque déclinaison de Larabee. Grâce à une fréquence d’environ 1.2 GHz, ce cœur prévu pour être compatible avec DirectX 11, ne devrait pas être ridicule sans toutefois être un foudre de guerre. Enfin, le nombre de lien PCI Express nous est encore inconnu. Selon la première version préliminaire du datasheet, ce cœur contiendrait 20 lignes PCI Express 2.0 (16x + 4x), mais l’information n’a pu être confirmée...

**newbie06** · 31/08/2010, 14h43

Envoyé par fefe

L'article original ayant miraculeusement disparu la semaine suivant sa publication. C'etait l'ete dernier. On peut retrouver quelques caracteristiques proches de ce qu'Anand mentionne.

On peut mentionner au moins une difference : L2 a 9 ou 10 cycles ?

**fefe** · 31/08/2010, 14h47

Le L3 a 25 ou 26 aussi.

**newbie06** · 31/08/2010, 15h05

Et j'imagine qu'on ne sait pas encore si l'unite SIMD fait vraiment 256-bit ou seulement 128-bit (comme c'est le cas sur Bulldozer)...

**fefe** · 31/08/2010, 15h11

Des annonces qui ont ete faites au sujet d'AVX, j'ai toujours infere que les unites phyisiques etaient 256bits. Je ne retrouve pas de quote evidente, donc ca peut etre un cas de memoire corrompue.

**newbie06** · 31/08/2010, 15h54

Par exemple : http://software.intel.com/en-us/foru...st.php?p=97174
Ta memoire ne va pas trop mal on dirait, spice de chenapan

**Arka_Voltchek** · 31/08/2010, 16h33

En même temps, d'ici à ce que AVX soit réellement exploité, on aura eu le temps de voir sortir un voir deux Tick...

@+, Arka

**fefe** · 31/08/2010, 16h46

Oh il y aura surement 2-3 demos d'applis bien codees a la sortie, et une BLAS + qq libs bien ficelees. Donc rien de different par rapport a toutes les iterations precedentes de MMX/SSE

**newbie06** · 14/09/2010, 11h02

https://intel.wingateweb.com/us10/sc...og/catalog.jsp

C'est du lourd le bestiau

Et meme qu'ils m'ont ecoute : ils ont accelere la mul 64x64->128 pour RSA

**Møgluglu** · 14/09/2010, 11h28

Ton lien marche pas chez moi, mais je propose Anand :
http://www.anandtech.com/show/3922/i...ecture-exposed

Envoyé par newbie06

Et meme qu'ils m'ont ecoute : ils ont accelere la mul 64x64->128 pour RSA

Pour des "binaires existants". Je suppose que ces trucs-là sont totalement obsolètes avec AVX de toute façon...

**newbie06** · 14/09/2010, 12h04

Envoyé par Møgluglu

Ton lien marche pas chez moi, mais je propose Anand :
http://www.anandtech.com/show/3922/i...ecture-exposed

Des fois il marche, des fois il marche pas, va comprendre.

Pour des "binaires existants". Je suppose que ces trucs-là sont totalement obsolètes avec AVX de toute façon...

AVX a des widening mul ou des mul 128x128->128 rapides ?!? Parce que sinon j'ai des doutes sur le fait que ca puisse etre plus rapide qu'une bete 64x64->128 non SIMD.

**Møgluglu** · 14/09/2010, 12h21

Envoyé par newbie06

AVX a des widening mul ou des mul 128x128->128 rapides ?!? Parce que sinon j'ai des doutes sur le fait que ca puisse etre plus rapide qu'une bete 64x64->128 non SIMD.

Tu as l'air d'avoir raison, AVX est encore plus naze que je n'imaginais.

PMULDQ n'a même pas de version 256-bit.

C'est dans XOP qu'il y a le VPMACSDQL et VPMACSDQH, qui moyennant quelques shuffles devraient te permettre de faire des 64x64->128 avec un débit décent. (et encore, ça a l'air 128-bit aussi). Mais on s'en fout, il y a un FMA.

**newbie06** · 14/09/2010, 12h38

Envoyé par Møgluglu

C'est dans XOP qu'il y a le VPMACSDQL et VPMACSDQH, qui moyennant quelques shuffles devraient te permettre de faire des 64x64->128 avec un débit décent. (et encore, ça a l'air 128-bit aussi).

C'est pire que ca : ces instructions ne font que 2 mul 32x32->64. Donc non tu n'arriveras pas a rattraper une instruction 64x64->128 meme si tu ne peux en sortir qu'une tous les 2 cycles.

**Neo_13** · 14/09/2010, 13h16

i cache avec µops dedans, ça va bientot ressembler à un truc dont je parlais il y a longtemps : possibilité de taper le cpu directement en jeu d'instruction natif au lieu d'être obligé de le faire x86. Intel ré-invente le RISC

**newbie06** · 14/09/2010, 13h29

C'est pas la icache qui contient les uops mais une RAM/buffer entre la icache et les decodeurs, si j'ai bien compris.

**Møgluglu** · 14/09/2010, 14h04

Ça revient au même, ça fait un cache d'instructions L0...

Par contre il faut que le cache du uops soit indexé par les adresses des ops x86, qui sont notoirement mal-alignées.
Comment ça peut se goupiller avec les lignes de cache et les tags?
Les lignes sont taillées pour contenir le max de uops qui peuvent êtres générées par une ligne d'instructions x86? Et le microcode dans tout ça?

Envoyé par newbie06

C'est pire que ca : ces instructions ne font que 2 mul 32x32->64. Donc non tu n'arriveras pas a rattraper une instruction 64x64->128 meme si tu ne peux en sortir qu'une tous les 2 cycles.

Au mieux je peux arriver à la rattraper (j'ai les autres unités SSE/AVX pour les add et shuffles), mais pas la dépasser...
Vivement le FMA et son quadruple 54x54->108 en 2 cycles.

**Neo_13** · 14/09/2010, 15h25

Envoyé par newbie06

C'est pas la icache qui contient les uops mais une RAM/buffer entre la icache et les decodeurs, si j'ai bien compris.

Si j'ai bien compris, il utilise une partie de son L1I pour ce L0 décodé.

**newbie06** · 27/09/2010, 10h15

Envoyé par Neo_13

Si j'ai bien compris, il utilise une partie de son L1I pour ce L0 décodé.

Non, DK a compris comme moi : http://www.realworldtech.com/page.cf...1810191937&p=3

**Møgluglu** · 31/12/2010, 17h02

Charlie : Ivy Bridge embarquerait quelques couches de LPDDR2 dans le package comme mémoire vidéo.
http://www.semiaccurate.com/2010/12/...ry-ivy-bridge/

Je savais qu'on pouvait empiler des dies de DRAM, mais dans l'embarqué on se contente d'un bus de 32 bits pour la pile complète il me semble ?

Ici il s'agirait de connecter chaque die indépendamment pour former un bus genre 512 bits... Tout en employant des dies standards à bus 32 bits. Donc a priori on ne peut pas faire de TSV qui passent à travers toute la pile comme sur le dessin de Charlie.

Ou bien il faut intercaler des couches de "silicon interposer" entre chaque die ?

**newbie06** · 31/12/2010, 18h30

Y'avait pas déjà ça sur l'Emotion de la PS2 ?

**Møgluglu** · 31/12/2010, 18h55

C'était de l'eDRAM, donc une DRAM spécifique sur un seul die avec une interface large.
Ici il s'agirait d'empiler plusieurs dies de DRAM conventionelle x32 (jusqu'à 16, éventuellement). Ça me paraît autrement plus difficile.

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