Attention les yeux:
Paye ton étage d'alimentation :D
80 cores, 100 millions de transistors, 275 mm2, 65 nm
3,16 GHz + 0,95V = 1 Teraflops = 62 Watts
Archi type VLIW (Very long instruction word)
Attention les yeux:
Paye ton étage d'alimentation :D
80 cores, 100 millions de transistors, 275 mm2, 65 nm
3,16 GHz + 0,95V = 1 Teraflops = 62 Watts
Archi type VLIW (Very long instruction word)
PIII-S 1.4 GHz + P-M 1.4 GHz + P4C 2.8 GHz + E4300 1.8 GHz
Oui, et consommation qui augmente exponentiellement aussi.
5,7Ghz (1,81 Tflop) : pan dans ta gueule, on fait plus que quadrupler la conso, 265W
Tient : ce n'est pas le début d'une DSPisation dont parlait Sam dans son article du Pentium D ici ?
dandu tu les tiens d'où tes chiffres?
Après c'est quasi pareil avec tous les procs: double la fréquence et la dissipation termique quadruple
de la doc Intel du communiqué de presse.
http://download.intel.com/pressroom/...p_Overview.pdf
Itanium quoi.Envoyé par krumtrash
Bof.Envoyé par childerik
Pas top çà :
"La force de Netburst, à l'heure actuelle, c'est le "content création", c'est à dire toutes les tâches qui nécessitent un énorme débit et qui utilisent des calculs très répétitifs, traité par le Pentium 4 grâce aux unités SIMD que sont MMX et SSE"
Pas de bol, MMX et SSE ne sont pas des unités d'exécution, mais des instructions supplémentaires. Les vecteurs flottants sont en outre traités par la FPU sur tous les cpu Intel à l'exception du Conroe. Ce manque de matériel dédié pour les calculs vectoriels flottants a d'ailleurs longtemps été l'une des faiblesses historique du SSE par rapport à l'Altivec (d'ailleurs le p4 n'a pas de pipeline dédié au SIMD)
Le Netburst ne fait donc mieux que personne, mais le fait juste différemment.
A part çà l'article est assez vague. Ce qui est sûr c'est que les cpu vont bientôt intégrer des GPU :
http://arstechnica.com/news.ars/post/20070211-8810.html
NonEnvoyé par jose99m
VLIW!=EPIC
EPIC est juste une implémentation de VLIW, transmeta en a une autre...
Et au nombre de bits, il semble que ça colle pas entre terascale et itanium...
Mes propos n'engagent personne, même pas moi.
On parle d'Intel là en même temps hein.Envoyé par Neo_13
A prioris c'est juste un proto de recherche.
c'est quoi le rapport avec ce qu'a répondu Neo_13 ?Envoyé par jose99m
le fait que cela soit un proto de recherche ne change pas le fait que ce n'est pas une archi compatible avec Itanium
Il dit qu'il voit pas le rapportEnvoyé par jose99m
dire un truc et son contraire en 2post consécutif... C'est fort !Envoyé par jose99m
Mes propos n'engagent personne, même pas moi.
1.Je dis qu'un VLIW chez Intel, çà peut évoquer l'Itanium, et donc une éventuelle compatibilité du proto avec EPIC.Envoyé par Neo_13
2.Que Transmeta ait son implémentation, je ne vois pas le rapport avec le topic, d'où le second post
3. C'est un proto, et alors ?
Aucun. Deux phrases juxtaposées.Envoyé par [taz]
VLIW est juste un type de fonctionnement, comme le RISC, et Itanium l'utilise.Envoyé par jose99m
Après dire que parce qu'un proto Intel travaille en VLIW c'est de l'Itanium, c'est aller vite en besogne.
Surtout que dans le cas de ce système, même si on a 80 cores, le nombre de transistor par core est faible (même si Intel n'annonce pas véritablement, on est aux alentours de 100 millions au total).
Le rapport entre Transmetta et ce que tu dis, c'est que justement le Crusoé est une implémentation d'une archi VLIW, l'iTanium une autre et à priori TeraScale encore une.
Relis ton post : tu ne dis pas "ca pourrait etre un itanium", mais tu sembles affirmer que ça en est un...Envoyé par jose99m
et le post suivant, tu dis que c'est intel, et effectivement seul intel ferait un EPIC, et a priori c'est un proto de recherche. Intérêt du "On parle d'Intel là en même temps hein." ? Surtout pour dire ensuite qu'à priori ça n'a rien de commun avec tout ce qu'intel a fait jusqu'à présent...
Mes propos n'engagent personne, même pas moi.
La seule logique à ce que ce soit un EPIC, c'est que de mémoire, l'archi des Itanium se prête très bien à la parallélisation à outrance, et que c'est le boulot du compilo.
Donc avec 80 cores, ça serait exploitable/exploité.
Le proto execute du single precision only et pas d'entier, cela fait deja 2 arguments qui disent que dans le meilleur des cas c'est un sous ensemble d'EPIC.
Apres je doute que tu veuilles implementer 128 registres GP de 64 bits quand tu as une machine qui travaille que sur du flottant 32 bits, donc ca t'eloigne encore plus de EPIC.
Finalement en designant des "PE" aussi simples que possible on veut probablement eviter toutes les lourdeurs associees aux specificites de EPIC: Registres conditions, boucles auto, etc...
Conclusion logique: ce n'est pas EPIC, et meme si il y a des points communs c'est suffisament different pour ne pas reutiliser grand chose de l'infrastructure (compilo/optimiseur...) existante pour EPIC, donc je ne vois meme pas de raisons de s'ennuyer a faire quelque chose qui aurait la moindre compatibilite avec.
fefe - Dillon Y'Bon
"The PE implements a non-x86, VLIW ISA that uses a 96-bit instruction word"
128bits pour EPIC...
Mes propos n'engagent personne, même pas moi.
Petit article sur Ars, relatif au Terascale :
http://arstechnica.com/articles/paed.../terascale.ars