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  1. #31
    Alors combien de conso ? :D
    In place, la v266

  2. #32
    Citation Envoyé par Marc Voir le message
    Alors combien de conso ? :D
    Pfff je comprends plus rien moi. Maintenant la température de mes coeurs est entre 83°C et 92 contre 97 précédemment. Y'a une histoire de chauffe de pate thermique ? Ouai j'y connais pas grand-chose à ces trucs d'overclocker

    Pour la conso ça grimpe à 135W pour les coeurs et 143W pour le package.

    Toutes ces mesures sont faites avec CPUID HWMonitor 1.23 driver v136.

    In place, la v266
    Merci ! J'ai pris la version 64-bit. C'est entre 65°C et 73°C, moyenne de 70°C. Ca fait quand même 6° de plus que dans ton test...

  3. #33
    Citation Envoyé par newbie06 Voir le message
    Pfff je comprends plus rien moi. Maintenant la température de mes coeurs est entre 83°C et 92 contre 97 précédemment. Y'a une histoire de chauffe de pate thermique ? Ouai j'y connais pas grand-chose à ces trucs d'overclocker

    Pour la conso ça grimpe à 135W pour les coeurs et 143W pour le package.

    Toutes ces mesures sont faites avec CPUID HWMonitor 1.23 driver v136.


    Merci ! J'ai pris la version 64-bit. C'est entre 65°C et 73°C, moyenne de 70°C. Ca fait quand même 6° de plus que dans ton test...
    143W pour un TDP de 84W c'est pas mal :D

    Sinon j'imagine que c'est pas hors boitier, l'air ambiant dans le boitier est plus chaud que 25°C probablement

  4. #34
    Citation Envoyé par Marc Voir le message
    143W pour un TDP de 84W c'est pas mal :D
    Ouai, faut qu'Intel ajoute le LDP, Linpack DP, en plus du TDP et du SDP. Quoique non, ca serait trop precis, tout le monde serait capable de comprendre ce que ca signifie vraiment

    Sinon j'imagine que c'est pas hors boitier, l'air ambiant dans le boitier est plus chaud que 25°C probablement
    En effet c'est dans un boitier, mais il est assez gros et pas mal ventile. Mais bon, y'a une GTX 770 pas tres loin non plus

  5. #35
    Ca s'appelle PL2 et c'est deja specifie si tu cherches bien .
    fefe - Dillon Y'Bon

  6. #36
    Citation Envoyé par fefe Voir le message
    Ca s'appelle PL2 et c'est deja specifie si tu cherches bien .
    Hmm d'apres les docs, le defaut c'est 1.25x TDP. La je suis a 1.7x.

    Et PL2 est valable apres 10ms encore plus haut non ?
    PMAX is the maximum power the processor will dissipate as measured at VCC_SENSE and
    VSS_SENSE lands. The processor may draw this power for up to 10 ms before it regulates to PL2.
    Et la ca tombe bien, la table me dit PMAX=153W pour PCG2013D. Me reste plus qu'a confirmer que mon 4770K est bien PCG2013D

    Ref: http://www.intel.co.uk/content/dam/w...-datasheet.pdf

  7. #37
    PL2 etait defini a 1.25x sur IVB et SNB par defaut, mais configurable (mais peu d'OEM prenaient le temps d'y toucher). PL2 s'applique en theorie pour qq secondes (jusqu a qq minutes, suivant ce qui est dans le Bios comme "Tau"). Pour quelques ms c'est PL3 (le PMAX pour proteger la power delivery, encore une fois avec une fenetre de temps configurable).
    Suivant ce qui est configure dans le bios pour ces valeurs les resultats changeront, mais l'idee est que le power max et la fenetre de temps pendant lequel tu laisses ca se produire est completement configurable. Donc le fait que le power excede TDP ici est parce que la config de la plupart des platformes de desktop le choisissent. Si tu veux que ta machine ne consomme jamais plus que 84W ce n'est pas difficile, il suffit de la configurer pour... Bien entendu tu n'auras pas la meme perf.
    Dernière modification par fefe ; 05/09/2013 à 21h31.
    fefe - Dillon Y'Bon

  8. #38
    Intel a trouvé un moyen pour qu'en France on n'ait plus jamais besoin de trimballer un chargeur : et hop je vous laisse la surprise

  9. #39
    Après l'Intel MIC et les protos de CPU near-threshold-voltage à base de P54C, l'annonce de core synthétisable "IP-free x86 subset", nous avons maintenant Quark à base de 486 sans cache L2.

    Anand nous fait partager son enthousiasme :
    http://www.anandtech.com/show/7387/i...eveloper-board
    It’s good to see Intel doing this sort of stuff, as it's extremely important to get early exposure to x86 among maker enthusiasts if Intel wants to keep x86 around in the long run (although I would’ve liked to have seen it a few years ago).
    Je suis fan.

    Faut-il ouvrir un thread "486 et innovations" ?
    Verra-t-on un 386 SX sans FPU l'an prochain ?

  10. #40
    Ce qui est amusant est que j'ai trouve un article de l'IEEE de 90 sur le i486 et que l'on retrouve des critiques de RISC de cet article dans le ref man du Quark.

    Dans les commentaires mythiques t'as aussi ca :
    http://www.realworldtech.com/forum/?...rpostid=137084
    I look at this as a good first step. Sure the uarch could use some work, but wouldn't you expect the 2nd gen to be better?
    David Kanter est definitivement aveugle par son fanboyism et je trouve ca triste.

    Et sinon je suis vraiment heureux d'etre passe au Haswell, je l'ai deja dit, mais je ne me lasse pas. Intel sait faire du chip haute performance, y'a pas discussion la-dessus

  11. #41
    La parentée est super visible avec l'image de Wikipedia aussi, le diagramme est exactement le même (en dehors du cache L1, mais les derniers 486 ont aussi 16 ko, il me semble).

    T'as un lien sur l'article IEEE ?

  12. #42
    Citation Envoyé par dandu Voir le message
    La parentée est super visible avec l'image de Wikipedia aussi, le diagramme est exactement le même (en dehors du cache L1, mais les derniers 486 ont aussi 16 ko, il me semble).

    T'as un lien sur l'article IEEE ?
    http://ieeexplore.ieee.org/xpls/abs_...er=63682&tag=1

    Sinon t'as un autre article du meme auteur qui est dispo facilement : http://citeseerx.ist.psu.edu/viewdoc...=rep1&type=pdf

  13. #43

  14. #44
    Citation Envoyé par newbie06 Voir le message
    http://ieeexplore.ieee.org/xpls/abs_...er=63682&tag=1

    Sinon t'as un autre article du meme auteur qui est dispo facilement : http://citeseerx.ist.psu.edu/viewdoc...=rep1&type=pdf
    A cache integrated into the instruction pipeline lets this 386-compatible processor achieve minicomputer performance levels.

    Pour les docs, je ne serais pas étonné qu'ils soient repartis des docs d'époque en changeant i486 par Intel® Quark SoC X1000 Core. Surtout pour la description des modes d'adressage avec les figures vintage...

  15. #45
    http://datasheets.chipdb.org/Intel/x...s/27302101.PDF
    Section 5.2 Page 5-3
    All segments in Real Mode are exactly 64-Kbytes long, and may be read, written, or executed.
    The Intel486 processor generates an exception 13 if a data operand or instruction fetch occurs
    past the end of a segment (i.e., if an operand has an offset greater than FFFFH, as when a word
    has a low byte at FFFFH and the high byte at 0000H).
    T'es trop fort

  16. #46
    Surtout que dans les x86/IA-32 Architecture Software Developer's Manual il y a une version revue, corrigée et régulièrement mise à jour depuis 20 ans de cette doc...

    Mais c'est normal, c'est pas comme si c'était la même architecture.

    ---------- Post added at 17h18 ---------- Previous post was at 16h54 ----------

    Citation Envoyé par dandu Voir le message
    La parentée est super visible avec l'image de Wikipedia aussi, le diagramme est exactement le même (en dehors du cache L1, mais les derniers 486 ont aussi 16 ko, il me semble).
    Concernant le cache, il faut aussi tenir compte du fait que les configs à base de 486 pas trop bas de gamme embarquaient ~256Ko de cache L2 sur la carte mère. De mémoire, les modèles sans cache L2 étaient connus pour être des veaux.
    À 400MHz et avec de la DDR3, le coût d'un cache miss doit être bien pire sur le Quark.

    Il est censé y avoir 512 Ko de SRAM dans le Quark, mais je n'ai pas trouvé comment on y accède. Elle est mappée à une adresse physique constante ?

    Edit: D'après la datasheet :
    12.1 Embedded SRAM (eSRAM)
    The Host Bridge contains an interface to 512KB of on-chip, low latency, embedded SRAM (eSRAM). The eSRAM memory may be used as either 128 x 4KB pages, or in block mode as a single contiguous 512KB block page. The eSRAM pages may be mapped anywhere in the physical address space as a DRAM overlay.
    The eSRAM is a volatile memory and functionality is provided to flush eSRAM pages to DRAM as part of entry to an S3 system state. Sections of DRAM overlaid by eSRAM are inaccessible to all system agents.
    Donc on peut s'en servir comme software-managed cache, à condition de tout gérer soi-même.
    Dernière modification par Møgluglu ; 04/10/2013 à 18h28.

  17. #47


    Pourquoi ne pas avoir implémenté ça comme un cache, si le 486 en avait un (fût-il off-chip) ?
    Mon blog (absolument pas à jour) : Teχlog

  18. #48
    Citation Envoyé par Alexko Voir le message
    Pourquoi ne pas avoir implémenté ça comme un cache, si le 486 en avait un (fût-il off-chip) ?
    Ca coute plus cher une cache (il faut stocker les tags par exemple). En plus le niveau de perf est deja pas trop mal je pense. Et dernier point ca introduit une incertitude supplementaire sur les timings de programme et dans l'embarque les gens n'aiment pas trop.

  19. #49
    D'un autre cote, pourquoi Intel irait acheter des microcontroleurs PIC/ARC ou des Cortex M quand tu peux faire la meme chose avec un P24C sans avoir a payer les profits de quelqu'un d'autre. Ce que je vois avec les annonces de Quark c'est plus: on a des microcontroleurs maison maintenant, et on savait pas par ou commencer pour en utiliser, tiens voila une board arduino qu'on a utilise pour beta tester le machin .
    fefe - Dillon Y'Bon

  20. #50
    Ah oui, je n'avais pas pensé que ça pourrait être utilisé en interne avant d'être un produit destiné à la vente.

    Du coup, on a / aura des 486 comme microcontrôleur chargé du power management dans les i7 ?
    Y'aurait plus qu'à rendre le 486 accessible par l'OS pour faire tourner des tâches de fond sans réveiller le CPU principal, et on pourrait appeler ça huge.TINY.

  21. #51
    Citation Envoyé par newbie06 Voir le message
    Ca coute plus cher une cache (il faut stocker les tags par exemple). En plus le niveau de perf est deja pas trop mal je pense. Et dernier point ca introduit une incertitude supplementaire sur les timings de programme et dans l'embarque les gens n'aiment pas trop.
    Ah oui, pas pensé aux timings. Merci.

    Citation Envoyé par Møgluglu Voir le message
    Ah oui, je n'avais pas pensé que ça pourrait être utilisé en interne avant d'être un produit destiné à la vente.

    Du coup, on a / aura des 486 comme microcontrôleur chargé du power management dans les i7 ?
    Y'aurait plus qu'à rendre le 486 accessible par l'OS pour faire tourner des tâches de fond sans réveiller le CPU principal, et on pourrait appeler ça huge.TINY.
    Hahaha. Enfin ! Un 486 avec un OS 64 bits !
    Dernière modification par Alexko ; 08/01/2014 à 16h23.
    Mon blog (absolument pas à jour) : Teχlog

  22. #52
    Question bête sur les TLB Haswell ; Kanter prétend :
    Haswell’s L2 TLB can hold translations for 4KB and 2MB pages, and has 1024 entries that are 8-way associative.
    Sauf que juste avant il écrit :
    There are 64, 32 and 4 entries respectively for 4KB, 2MB and 1GB pages; all the translation arrays are still 4-way associative.
    Donc les entrées 1GB seraient au niveau 1 mais pas au 2

    (EDIT : par ailleurs je doute que ce soit 4W associatif niveau 1, ça doit être fully associatif non ?)

    Par ailleurs je me demande comment sont gérées les différentes tailles niveau 2 puisqu'elles ne semblent pas séparées. Dual ported RAM ou itératif ?

    C'est ptet du secret industriel ça...

  23. #53
    Citation Envoyé par newbie06 Voir le message
    Par ailleurs je me demande comment sont gérées les différentes tailles niveau 2 puisqu'elles ne semblent pas séparées. Dual ported RAM ou itératif ?
    Ça c'est facile avec un skewed TLB.

  24. #54
    Mince, va falloir qu'on fasse revenir Seznec pour une nouvelle présentation

  25. #55
    Il n'y a pas tout ce qu'il faut dans ses ISCA ?

  26. #56
    Si jamais TSX était un critère pour choisir son processeur là maintenant, ça ne l'est plus vraiment (courtesy of dandu )
    L'erratum est ici, cherchez HSW136.

    A priori c'est pour tout les CPUs Haswell :3
    On ne parlera jamais assez des RISC liés à la vente d'ARM.

  27. #57
    Ainsi que Broadwell, je crois.
    Mon blog (absolument pas à jour) : Teχlog

  28. #58
    Pour vérifier si cette partie du forum dors encore :

    Intel rachète Altera
    . J'avais cru voir la rumeur déjà il y a quelques temps, donc pas vraiment une surprise, à voir ce qu'il vont en faire. Le plus intéressant je pense est de voir qu'Altera ca vaut à peu près un Whatsapp .

  29. #59
    Pour le haut de gamme, ils vont probablement faire du FPGA + Xeon (il me semble qu'ils en ont parle, la flemme de chercher).

    Pour la gamme Altera existante je me demande s'ils vont tenter de remplacer les CPU ARM par des Atom. Et combien de temps le switch TSMC -> Intel pour la fabrication va prendre.

  30. #60
    Pour le Atom+FPGA Altera c'est probable, vu qu'ils sont quasiment prêts, ils ont déjà ça dans leur catalogue. Par contre ça doit être beaucoup de boulot pour peu de retour de backporter ça sur les anciennes gammes (si tu as fait ton design pour un Altera+ARM, tu n'as pas envie de tout recommencer pour Intel).
    Idem pour le process, je suppose qu'ils vont faire seulement les dernières générations sur leur process, et continuer la fabrication des anciennes générations chez TSMC en attendant que le pipeline se vide (~10 ans pour ce marché).

    Citation Envoyé par weedkiller Voir le message
    Le plus intéressant je pense est de voir qu'Altera ca vaut à peu près un Whatsapp .
    Attends que Google rachète Xilinx.

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