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Discussion: SPARC et innovations

  1. #1
    On n'avait pas de thread sur le SPARC ici !

    Ouvrons donc le debat avec ceci :
    http://www.theinquirer.net/inquirer/...-s-fastest-cpu
    http://translate.google.com/translat...istory_state0=

    En resume : 128 GFlops

  2. #2
    Sparc = ARM 2.0

    Et puis 2,5x plus performant que ce qui existe déjà... Faut donc que ça sorte dans les 12mois ou c'est déchiré.
    Mes propos n'engagent personne, même pas moi.

  3. #3
    Je sais pas ce que ça vaut en pratique mais rien que le "PowerXCell 8i" fait 102 GFLOPS (en 65 nm), donc...

  4. #4
    Ils disent 128 GFLOPS pour le chip.
    Nehalem 4x4x2x3.2=102.4 GFLOPS
    Phenom 4x4x2x2.9=93GFLOPS

    Je ne vois pas comment 128GFLOPS =2.5x Intel ou meme AMD.
    On peut prendre Dunnington aussi
    Dunnington: 6x4x2x2.66=128GFLOPS

    Mmm on parle de chips vendu contre chip qui vient de tapeout. Quid alors des chips Intel ou AMD qui ont deja tapeout en 45 ou 32nm et dont l'un contient probablement AVX donc un doublement des FLOPS et probablement quelque cores en plus. Larrabee ne compte pas vraiment c'est un GPU.

    Ca m'epate toujours les gens qui relaient les communiques de presse sans faire les calculs. Ca ne rend pas le SPARC mauvais, ca le rend competitif avec des produits sortis il y a 6 mois.
    fefe - Dillon Y'Bon

  5. #5
    J'imagine qu'ils comptent en flops double précision. Ça fait 51,4 Gflops pour Nehalem, et on obtient bien le facteur de 2,5.
    Ce qui ne change rien au fait qu'on compare des choux fleurs et des brocolis, euh, des oranges et des mandarines...

  6. #6
    Tu le vois ou que c'est du DP ? Si ils avaient ca en DP ils quoteraient probablement 256GFLOPs en SP non ?
    fefe - Dillon Y'Bon

  7. #7
    Citation Envoyé par fefe Voir le message
    Tu le vois ou que c'est du DP ? Si ils avaient ca en DP ils quoteraient probablement 256GFLOPs en SP non ?
    Aucune idée en fait, j'essayais juste de reverse-engineerer le raisonnement du PR Fujitsu.
    La news d'Ôkawara donne un facteur x3 par rapport au SPARC VII 4-core.

    Je ne trouve pas d'instructions SIMD en FP dans les docs SPARC. Juste vu un unfused multiply-add sur SPARC VI... Possible qu'ils n'aient que du scalaire, avec une SP pas plus rapide que la DP?

  8. #8
    Ca serait du gachis de hardware, mais possible. Il faudra que je fouille ca fait longtemps que je n ai pas regarde de SPARC.
    fefe - Dillon Y'Bon

  9. #9
    Je n'ai rien trouvé en SIMD flottant non plus ni sur SPARC v9 ni sur le document SPARC VII.
    Par ailleurs un x3 par rapport au SPARC VII est en partie largement explicable par le doublement du nombre de coeurs (de 4 à 8), et le reste probablement dû en grande partie à une augmentation de fréquence.
    Mais en scalaire ça ne rentre pas tout à fait : mettons 4 GHz x 8 x 2 (M+A) = 64 GFLOPS. Donc il faudrait qu'ils aient 2 unités M+A, non ?

  10. #10
    Oui. Donc 2 load ports+ 2 mul + 2 adds + 1 pour le store et +1 pour les calculs a la con ca fait une machine 8 wide pour reussir a remplir 2 adds et 2 muls scalaires sur DGEMM. Soit c'est SIMD et la machine est 4 Wide, soit c'est du FMA et la machine est 6 wide, soit c'est du pure scalaire et la machine est 8 wide...
    fefe - Dillon Y'Bon

  11. #11
    Citation Envoyé par newbie06 Voir le message
    Mais en scalaire ça ne rentre pas tout à fait : mettons 4 GHz x 8 x 2 (M+A) = 64 GFLOPS. Donc il faudrait qu'ils aient 2 unités M+A, non ?
    Oui, c'est le cas.

    http://www.fujitsu.com/downloads/SPA...VIIext-R10.pdf
    Two floating-point and graphics execution pipelines (FLA, FLB )

    Each floating-point execution pipeline can execute floating point
    Multiply, floating point add/sub, floating-point multiply and add,
    Floating point div/sqrt, and floating-point graphics instruction.
    "graphics" semble être leur SIMD entier, "floating-point graphics" ne veut rien dire, à part que c'est exécuté par les unités FP?...

    Tiens l'appendice E donne le codage binaire d'instructions qui ressemblent à du SIMD FP (FPMADDX, FPADD32...)
    Aucune trace de ces instructions nulle par ailleurs dans aucune des docs.

    Ils vont finir par me faire aimer les docs AMD.

  12. #12
    A en croire ceci : http://img.jp.fujitsu.com/downloads/...extensions.pdf en page 14 :
    - 2 unités flottantes
    - 2 unités entières
    - 2 unités ld/st

    Quant à FPADD32 c'est du VIS, le SIMD entier à la SPARC : http://docs.sun.com/app/docs/doc/816...83631m2?a=view
    Apparemment FPMADDX est une instruction VIS aussi : http://translate.google.com/translat...istory_state0=

  13. #13
    OK, c'est donc bien pour ça qu'ils comparent en double .
    De toute façon les SPARC n'ont jamais brillé pour leur puissance de calcul FP il me semble.
    Du coup la comparaison est encore moins pertinente. La conso inférieure d'un facteur 3 par rapport au Nehalem est un meilleur argument de vente (mais ils devraient comparer plutôt à Dunnington et Nehalem EX).

  14. #14
    Raaaaaaaaaah en fait ils ont bien du SIMD sur les instructions FP, cf Table A-2 page 69 du PDF que je citais... Et ca comprend le FMADD.

    D'apres les mecs de RWT, c'est du 2 GHz. Donc 2 G x 8 (cores) x 2 (M+A) x 2 unites = 64. Ce qui donnerait du 2 op/SIMD.

  15. #15
    Ah oui, en fait leur doc est très bien, c'est la traduction qui est moisie.

    C'est donc grâce au SIMD qu'ils ont gagné un facteur 3 entre le SPARC VII et SPARC VIII.
    (Donc la fréquence a baissé de 30%?)

    Apparemment même en SIMD la simple va à la même vitesse que la double (largeur 2), et ils n'utilisent que la moitié des registres FP64.

    Au moins ça permet d'apprendre des nouveaux mots comme tanseidofudôshôsûtensekiwaenzanmeirei (instruction de multiplication-addition en virgule flottante simple-précision).

  16. #16
    Citation Envoyé par Møgluglu Voir le message
    C'est donc grâce au SIMD qu'ils ont gagné un facteur 3 entre le SPARC VII et SPARC VIII.
    (Donc la fréquence a baissé de 30%?)
    En gros oui, puisque les SPARC VII sont a 2.5 GHz.

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