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  1. #841
    Ça doit être atomique au moins au niveau architectural, i.e. non interruptible. Ça demande que si ta n-1ième µop lève une exception, tu dois remettre l'état architectural comme ta première µop l'a trouvé en arrivant. Pour une réduction qui n'a qu'un résultat ça se fait, mais la logique de contrôle se met à ressembler beaucoup à un séquenceur de microcode.

    Ou alors tu as seulement des instructions du style c=c+a_i pour i donné et c'est à toi d'écrire la boucle autour. Ce qui te fait toujours gagner par rapport à avoir du code qui extrait un par un les scalaires du vecteur.

    Le whitepaper à l'air de suggérer un truc comme ça :
    Regarding the data manipulation instructions, most of the operations cover both floating point (FP) and integer domains, with some notable FP functionality brought by the ordered horizontal reductions, which provide cross-lane operations that preserve the strict C/C++ rules on non-associativity of floating-point operations.
    En cherchant bien on doit pouvoir retrouver une référence à l'instruction exacte dans le code de llvm ou gcc, mais j'ai la flemme. (Mais toi tu peux, le code est public )

  2. #842
    Petite question au cas ou j'aurais loupé ça sur le net. Est-ce que ARM a annoncé publiquement la largeur du Fetch et la tête du prédicteur de branchement pour leurs CPU récents (genre A73)? D'après l'article AnandTech, la largeur serait 2, mais niveau prédicteur pas d'infos (à part le petit BTAC pour cacher les bulles sur les branchements pris mais c'est pas ça qui m'intéresse).
    On ne parlera jamais assez des RISC liés à la vente d'ARM.

  3. #843
    Il me semble qu'ARM ne donne plus aucune info "bas niveau" concernant la micro-arch, donc rien sur la bpred

  4. #844
    Et t'as pas le droit de lire les brevets, j'imagine.

    Dommage, moi j'ai trouvé l'info.

    Edit: tiens, y'a les mecs de Cambridge qui citent mes papiers...
    Dernière modification par Møgluglu ; 19/03/2017 à 20h32.

  5. #845
    Citation Envoyé par Møgluglu Voir le message
    Et t'as pas le droit de lire les brevets, j'imagine.

    Dommage, moi j'ai trouvé l'info.

    Edit: tiens, y'a les mecs de Cambridge qui citent mes papiers...
    Techniquement c'est pour un papier donc un des auteurs qui n'est pas moi pourrait lire le brevet et le citer...
    Sinon tant pis, je citerai un exemple de quand les concepteurs de CPUs étaient encore d'accord pour parler de leurs CPUs, genre le MIPS R10000
    On ne parlera jamais assez des RISC liés à la vente d'ARM.

  6. #846
    Dans ce cas, retiens juste le numéro 2016/0306632.

  7. #847
    Citation Envoyé par Møgluglu Voir le message
    Dans ce cas, retiens juste le numéro 2016/0306632.
    Fais gaffe un gaffe un peu plus et tu seras le premier résultat



    (J'ai cliqué sur le deuxième lien par inadvertance )


  8. #848
    Citation Envoyé par gregounech Voir le message
    Fais gaffe un gaffe un peu plus et tu seras le premier résultat

    (...)

    (J'ai cliqué sur le deuxième lien par inadvertance )
    Je vais te balancer !

  9. #849
    Citation Envoyé par newbie06 Voir le message
    Je vais te balancer !
    Oops .

    Tiens, pour revenir sur le sujet, ARM annonce le successeur de big.little : http://www.anandtech.com/show/11213/...es-per-cluster


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