Crunchez vos adresses URL
|
Rejoignez notre discord
|
Hébergez vos photos
Affichage des résultats 1 à 20 sur 20
  1. #1
    Bonjour à tous, au vu de la news d'hardware.fr sur la ddr3 http://www.hardware.fr/news/email/8614/, je me demande s'il y a un verrou technologique à l'augmentation de la fréquence de fonctionnement de la mémoire (il me semble que non vu que les caches des procs). Pourquoi alors n'augmenter que la vitesse du buffer d'E/S, parce que je trouve ça un peu pénalisant pour les latences à force. Je me demande si une bête mémoire SDRam mais tournant plus vite (8 fois?) serait pas plus efficace...

  2. #2
    Il me semble que les caches sont en mémoire statique alors que les RAM sont en dynamique. J'ose penser que la DRAM, avec la techno actuelle, est limité à 200 MHz.

    Ce qui est sur c'est que de comparere les caches procs (SRAM) et la RAM (DRAM) n'a pas de sens comme ce qont deux technos différentes.
    "si tout le monde s'etait dit "pour quoi faire ?" je pense qu'on tournerait encore sur 8086. Si tant est qu'on ait l'electricite ... " Franck@X86
    If all goes well will Dell sell Cells?
    <°)))><

  3. #3
    Les caches c'est de la SRAM, avec des couts bien plus élevée, donc pas viable pour de la mémoire vive.

    Pour la vitesse, ça va plus vite dans les cartes graphiques, par exemple, mais c'est plus cher aussi. et les buffer d'E/S viennent aussi pour stabiliser le signal, qui commence quand même à poser problème dans les vitesses actuelles (avec la fb-dimm).

    faire tourner de la sdram plus vite, c'est embêtant sur plusieurs points : ça chaufferait et ça augmenterait le coût assez fort.

  4. #4
    Il n'y a pas à proprement parler de verrous, juste un problème de yields... Donc de coût.
    Mes propos n'engagent personne, même pas moi.

  5. #5
    Je suis un peu dans le flou concernant la techno DDR*
    Je crois comprendre vaguement la techno mais je ne suis pas sur.

    Ce que je comprend:

    DDR1 PC3200

    Puce tournant réellement à 200 MHz, 2 mots par cycle, donc équivalence 400 MHz

    DDR2 PC3200

    Puce tournant réellement à 100 MHz, 4 mots par cycle, donc équivalence 400 MHz

    DDR3 PC3200

    Puce tournant réellement à 50 MHz, 8 mots par cycle, donc équivalence 400 MHz

    Est-ce que c'est ca ? :???:
    PIII-S 1.4 GHz + P-M 1.4 GHz + P4C 2.8 GHz + E4300 1.8 GHz

  6. #6

  7. #7
    Je poursuis mon questionnement, façon Candide:

    Mais mais mais, si pour un même débit, à chaque évolution de la DDR, on divise la vitesse de la mémoire par 2, c'est trop facile puisque la techno est déja maitrisé.

    Certe cela permet de choper des débits plus élevé mais à priori une génération n-1 permet déja de satisfaire le débit nécessaire ( la DDR2 PC5300 satisfait déja le FSB1333 des futurs C2D)

    Ne devrais-t-on pas voir les prix bien baisser ?

    Ou bien est-ce que le passage de n mots/cycle à 2n mots/cycle demande un changement important des puces mémoires elle même?


    Question du dessus remanié:

    La gestion des n mots/cycle est-il dévolu à la puce mémoire elle même ou bien á une autre puce sur la barrette ?

    J'anticipe (surement à côté de la plaque):

    Ne serait-il pas plus simple de garder à chaque fois les même puces mémoires et d'ajouter une puce "controleur" se chargeant d'adapter les n mots/cycle? (genre une puce FBD )
    PIII-S 1.4 GHz + P-M 1.4 GHz + P4C 2.8 GHz + E4300 1.8 GHz

  8. #8
    Les prix baisser : non, pas spécialement, vu que c'est une nouvelle techno, pas produite en masse. Les prix ne baisse que quand la nouvelle est produite plus que l'ancienne (SDR-DDR, DDR-DDR2).

    la gestion dépend essentiellement du chipset en temps normal. Mais un des avantages des FB-DIMM (mémoires serveurs), c'est justement de supprimer ce problème : on change le contrôleur AMB (je crois) et les puces, et ça marche sur n"importe quel chipser qui prend la FB-DIMM (en théorie, en pratique j'en sais rien).

  9. #9
    Citation Envoyé par krumtrash
    Certe cela permet de choper des débits plus élevé mais à priori une génération n-1 permet déja de satisfaire le débit nécessaire ( la DDR2 PC5300 satisfait déja le FSB1333 des futurs C2D)
    Faut être super prudent avec les débits annoncés pour la mémoire, ceux-ci ne sont atteints qu'en certaines circonstances, en l'occurence sur des accès séquentiels concernant la même page mémoire. Dès qu'on change de page et/ou de bank, le débit chute considérablement (et ce d'autant plus que les timings sont élevés).

    Ceci explique que les tests de BP pratiques donnent des débits largement inférieurs aux valeurs théoriques (Sandra parle de "rendement", ce qui correspond en fait au taux de changement de pages).

  10. #10
    et surtout, il me semble que le fonctionnement du dual channel est pas super efficace avec la DDR.

    Une techno comme la Rambus (malgré ses autres défauts) donnait un meilleur rendement en dual channel que la DDR (technologie plus adaptée)

  11. #11
    Citation Envoyé par krumtrash
    Je suis un peu dans le flou concernant la techno DDR*
    Je crois comprendre vaguement la techno mais je ne suis pas sur.

    Ce que je comprend:

    DDR1 PC3200

    Puce tournant réellement à 200 MHz, 2 mots par cycle, donc équivalence 400 MHz

    DDR2 PC3200

    Puce tournant réellement à 100 MHz, 4 mots par cycle, donc équivalence 400 MHz

    DDR3 PC3200

    Puce tournant réellement à 50 MHz, 8 mots par cycle, donc équivalence 400 MHz

    Est-ce que c'est ca ? :???:
    Bah en fait là je bloque. C'est en effet ce qui est dit dans les docs, mais au niveau des chipsets la fréquence mémoire est toujours 200, et ce pour les trois technos. Idem, les temps de cycles en ns des modules correspondent à la fréquence de 200MHz réels et non 100 ou 50 pour les DDR2/3.

    Je sais pas du tout en fait.

  12. #12
    Citation Envoyé par Franck@x86
    Bah en fait là je bloque. C'est en effet ce qui est dit dans les docs, mais au niveau des chipsets la fréquence mémoire est toujours 200, et ce pour les trois technos. Idem, les temps de cycles en ns des modules correspondent à la fréquence de 200MHz réels et non 100 ou 50 pour les DDR2/3.

    Je sais pas du tout en fait.
    ce n'est pas parce que les DDR2 et DDR3 fonctionnent en DDR sur le bus avec le chipset ?

    chipset <= bus DDR 200Mhz => mémoire (100Mhz/DDR2 ou 50Mhz/DDR3)

  13. #13
    Les infos du module ne vont pas dans ce sens en tout cas.
    Dans les infos SPD, y'a un champ qui est le temps de cycle pour le cas# max (temps de cycle min en somme), et là sur un dump je lis 2.5ns pour de la DDR2-800. Et 1/2.5 ça fait bien 400MHz, et non pas 200 comme on devait avoir en principe.

    Y'a bien un Guru qui va nous éclairer.
    Fefe !! :P

  14. #14
    Citation Envoyé par Franck@x86
    Je sais pas du tout en fait.
    (edit) Reponse plus bas
    fefe - Dillon Y'Bon

  15. #15
    Citation Envoyé par Franck@x86
    Fefe !! :P
    Lol j'ai tape ma reponse pendant que tu le demandais
    fefe - Dillon Y'Bon

  16. #16
    On envoie toujours les commandes à la fréquence de 200MHz donc (enfin en 1T) mais en DDR2 les données sont renvoyées à la fréquence de 100MHz en quad pump ?

  17. #17
    Citation Envoyé par Franck@x86
    On envoie toujours les commandes à la fréquence de 200MHz donc (enfin en 1T) mais en DDR2 les données sont renvoyées à la fréquence de 100MHz en quad pump ?
    Je m'etais un peu emmele avec la DDR3 (on se demande pourquoi tiens), donc je rectifie le tir. Le probleme essentiel vient de l'emploi generalise de frequences pour signifier la quantite de donnee transferee. Il y a 3 facteurs qui determinent celle-ci et les 3 sont mixes un peu partout: le command rate, le data rate, et le nombre de pins par lesquels on va transmettre la donnee.

    La DDR1 transfere n bits de donnees a 2x command clock <- double pumped
    La DDR2 transfere 2*n bits de donnees a 2x command clock <- double pumped, 2x plus de pins
    La DDR3 transfere 2*n bits de donnees a 4x command clock <- quad pumped, 2x plus de pins

    Ce qui explique l'augmentation du nombre de pins entre la DDR1 et la DDR2 mais l'absence d'augmentation lors de la transition vers la DDR3.
    (edit) nombre de pins entre les cell memoire et le IO buffer comme le note Frank, le nombre accru de pin sur la barette etant essentiellement du a une hausse de la frequence donc la necessite de stabiliser les signaux.

    Code:
    nom      Command clk Data clk   transfers par seconde
    DDR-200   100 MHz    200 MHz    200 Million
    DDR-266   133 MHz    266 MHz    266 Million
    DDR-333   166 MHz    333 MHz    333 Million
    DDR-400   200 MHz    400 MHz    400 Million     
    DDR2-400  100 MHz    200 MHz    400 Million 
    DDR2-533  133 MHz    266 MHz    533 Million 
    DDR2-667  166 MHz    333 MHz    667 Million 
    DDR2-800  200 MHz    400 MHz    800 Million
    DDR3-800  100 MHz    400 MHz   1066 Million  
    DDR3-1066 133 MHz    533 MHz   1066 Million 
    DDR3-1333 166 MHz    666 MHz   1333 Million
    Voila j'espere que c'est mieux maintenant .
    fefe - Dillon Y'Bon

  18. #18
    Citation Envoyé par fefe
    Je m'etais un peu emmele avec la DDR3 (on se demande pourquoi tiens), donc je rectifie le tir. Le probleme essentiel vient de l'emploi generalise de frequences pour signifier la quantite de donnee transferee. Il y a 3 facteurs qui determinent celle-ci et les 3 sont mixes un peu partout: le command rate, le data rate, et le nombre de pins par lesquels on va transmettre la donnee.

    La DDR1 transfere n bits de donnees a 2x command clock <- double pumped
    La DDR2 transfere 2*n bits de donnees a 2x command clock <- double pumped, 2x plus de pins
    La DDR3 transfere 2*n bits de donnees a 4x command clock <- quad pumped, 2x plus de pins

    Ce qui explique l'augmentation du nombre de pins entre la DDR1 et la DDR2 mais l'absence d'augmentation lors de la transition vers la DDR3.
    Code:
    nom      Command clk Data clk   transfers par seconde
    DDR-200   100 MHz    200 MHz    200 Million
    DDR-266   133 MHz    266 MHz    266 Million
    DDR-333   166 MHz    333 MHz    333 Million
    DDR-400   200 MHz    400 MHz    400 Million     
    DDR2-400  100 MHz    200 MHz    400 Million 
    DDR2-533  133 MHz    266 MHz    533 Million 
    DDR2-667  166 MHz    333 MHz    667 Million 
    DDR2-800  200 MHz    400 MHz    800 Million
    DDR3-800  100 MHz    400 MHz    800 Million    :whistle: 
    DDR3-1066 133 MHz    533 MHz   1066 Million 
    DDR3-1333 166 MHz    666 MHz   1333 Million
    Voila j'espere que c'est mieux maintenant .


    C'est vachement clair quand t'expliques un truc

  19. #19
    OK.
    Une précision cependant, quand tu parles de pins, cela concerne bien sûr le path entre les memory cell et le IO buffer, parce que les modules de DDR2 ont toujours 64 pins pour les données, comme pour la DDR.

    Alors donc sur un module de DDR2-400, les memory cells sont cadencés à 100MHz. Dans ce cas :
    - pourquoi dans le SPD je lis alors un temps de cycle de 5ns et non de 10ns ?
    (les infos SPD sont ce qu'elles sont, mais bon c'est pas clair du tout)
    - les timings sont relatifs aux latences des cells (à 100MHz), or là ils sont exprimés en cycles IO (donc à 200MHz).

  20. #20
    Heu peut-être que les cell sont lisibles en ddr (sur fronts montant et descendant) ou alors ben les spd sont "folkloriques". Mais il me semble plutôt que les cycles utilisés pour les latences sont les cycles IO, parce que à chaque nouvelle génération de mémoire, à "fréquence" de donnée égale, on double le nb de cycles, alors que les timings restent les mêmes.

Règles de messages

  • Vous ne pouvez pas créer de nouvelles discussions
  • Vous ne pouvez pas envoyer des réponses
  • Vous ne pouvez pas envoyer des pièces jointes
  • Vous ne pouvez pas modifier vos messages
  •