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Discussion: Question

  1. #1
    Derive low-cost products from the current single-die to maximize yields and profit. A partly defective Core 2 dual core processor may still be sold as a cache reduced-version (Allendale) or a single-core model (Millville) - depending on where the defects are located.
    Example:Core 2 Duo E6400, E6300, E4200 (2 MB L2 cache only), a Single core Core 2 will follow (possibly as Celeron).
    Je sais ca vient de tomshardware, mais qui croit encore a la legende des chips hauts de gamme avec des defauts recycles en version avec moins de cache. Si vous y croyez encore pouvez vous argumenter un peu ?
    fefe - Dillon Y'Bon

  2. #2
    oui, j'y crois... il faut bien faire quelque chose des cpu partiellement defectueux...
    Mes propos n'engagent personne, même pas moi.

  3. #3
    Du temps ou the_mad voulait changer l'eau en bière et le celeron en P!!! il me semble que le cache des celeron était 4-way associative et celui des P!!! 8-way. Ca ma semble cohérent avec le fait que le cache est 2 fois plus important sur P!!!. De fait le cache était surement organisé en 8-bank avec possibilité de connaitre et de désactiver ceux qui étaient inopérants plus d'autres pour arriver à 4.
    "si tout le monde s'etait dit "pour quoi faire ?" je pense qu'on tournerait encore sur 8086. Si tant est qu'on ait l'electricite ... " Franck@X86
    If all goes well will Dell sell Cells?
    <°)))><

  4. #4
    Citation Envoyé par Neo_13
    oui, j'y crois... il faut bien faire quelque chose des cpu partiellement defectueux...
    Pour que ca puisse ce faire il faudrait que ca tombe dans la bonne partie du cache, donc ca te fait grosso modo 1/3 chance que le defaut soit a un endroit interressant. Ensuite le cache est la zone la plus tolerante aux erreurs (ECC), ca divise les chances facilement par 3 encore. Donc tu te retrouves a developper un procede special de test, de localisation de l'erreur et de "chop" ou de desactivation pour recuperer probablement aussi peu que 1/10 de chips deffectueux.

    Les versions avec moins de cache sont vendues a bien plus d exemplaires que les versions "full cache", donc de toutes facons il faut quand meme produire des wafer avec moins de cache pour combler la demande (et vraiment profiter de l'economie faite sur la surface du die).

    A supposer que tu aies un yield de:
    -50% tu recuperes 5% des chips ca peut peut etre valoir le coup
    -90% tu recuperes 1% des chips et rien que de ne pas les jeter a la poubelle tu perds de l'argent.

    Vu que l'objectif des procedes de fabrication est d'atteindre un haut yield ces "methodes" ne peuvent s'appliquer que sur des chips qui auraient un yield catastrophique, et j'exprime un sincere doute qu'intel ou AMD soient dans ce cas.

    Pour les processeurs graphiques c'est une autre histoire, etant donne que beaucoup de logique est repliquee 8 ou 16 fois (et plus sensible aux erreurs que du cache) et la surface des die est tres importante donc il y a encore plus de chance que des erreurs soient presentes.
    fefe - Dillon Y'Bon

  5. #5
    En tout cas Franck@x86 a dit que certains Duron étaient modifiables en Athlon.

    Mais j'aimerais bien qu'il confirme pour pas que je lui fasse dire une connerie.
    "si tout le monde s'etait dit "pour quoi faire ?" je pense qu'on tournerait encore sur 8086. Si tant est qu'on ait l'electricite ... " Franck@X86
    If all goes well will Dell sell Cells?
    <°)))><

  6. #6
    Citation Envoyé par jihef
    Du temps ou the_mad voulait changer l'eau en bière et le celeron en P!!! il me semble que le cache des celeron était 4-way associative et celui des P!!! 8-way. Ca ma semble cohérent avec le fait que le cache est 2 fois plus important sur P!!!. De fait le cache était surement organisé en 8-bank avec possibilité de connaitre et de désactiver ceux qui étaient inopérants plus d'autres pour arriver à 4.
    Plus simplement c'est un moyen simple de couper le design sans avoir a reflechir trop fort, apres il suffit de revoir l'agencement sur les waffers et tu viens de produire qq chose de 30% moins cher.

    Qui irait desactiver une partie d'un chip produit en masse alors qu'il pourrait en produire 30% plus pour le meme prix ?
    fefe - Dillon Y'Bon

  7. #7
    Citation Envoyé par jihef
    En tout cas Franck@x86 a dit que certains Duron étaient modifiables en Athlon.

    Mais j'aimerais bien qu'il confirme pour pas que je lui fasse dire une connerie.
    Oui, même si le taux de réussite était pas énorme.
    J'en ai vu un une fois.

    Pour les caches défecteux, je ne sais pas, mais que les Celeron soient des Pentium-4 (ou M) avec une partie du cache désactivé, c'est ce qui ressort de pas mal d'analyse : la façon dont est agencée le cache, la taille du die, les infos Intel.

  8. #8
    Ce que tu dis fefe sur l'interet du telle methode sur des yields faibles semble applicable si tu as des parties redondantes sur le cpu.

    Dans une interview de Tom Reeves, VP semiconductor chez IBM http://www.reed-electronics.com/elec...dustryid=21365, c'est ce qu'il explique a propos du CELL et de ses unites logiques. Ils peuvent les desactiver une par une.

    Apres est-ce que cette logique est applicable sur du cache ? Je ne sais pas. Cependant meme si il n'y a "un seul" cache dans les Core, il semblerait logique que Intel ait rajoute quelques transistors pour "couper" certaines pages de celui ci. Non ?
    Il est des circonstances dans la vie où un homme quelqu'intelligent qu'il soit optempère à des raisons qui bien qu'aléatoires n'en sont pas moins impératives et absolues.
    No need to go to a mad house to see deranged minds, Earth is the asylum of the Universe.

  9. #9
    Citation Envoyé par dandu
    c'est ce qui ressort de pas mal d'analyse : la façon dont est agencée le cache, la taille du die, les infos Intel.
    Des sitations stp . Je ne dis pas que ca n'a jamais ete fait, je dis juste que ca n'a aucun sens de le faire sur des processeurs produits en masse avec un procede de fabrication mature. Je n'ai jamais vu Intel dire que ses celerons etaient des pentium avec un morceau de cache desactive.
    Que les analyses concluent que le design est exactement le meme, et qu'il manque physiquement un certain nombre de voies me surprendrait bien moins que la conclusion de la presence de l'ensemble du cache et la desactivation partielle de celui-ci.

    Quand a la possibilite de desactiver des voies du cache c'est une fonctionnalite qui est tres certainement presente et employee dans certains modes d'economie d'energie.
    fefe - Dillon Y'Bon

  10. #10
    Citation Envoyé par fefe
    Je n'ai jamais vu Intel dire que ses celerons etaient des pentium avec un morceau de cache desactive.
    Que les analyses concluent que le design est exactement le meme, et qu'il manque physiquement un certain nombre de voies me surprendrait bien moins que la conclusion de la presence de l'ensemble du cache et la desactivation partielle de celui-ci.
    Je pencherais quand même sur la désactivation d'une partie du cache.

    S'il manquait physiquement un certain nombre de ways, comment tu expliquerais qu'un celeron coppermine a un Power Max aussi élevé que son grand frère pentium !!! coppermine (à même fréquence, version de core et stepping) pour les deux modèles suivants :

    Celeron 1000 MHz Coppermine - bus 100 MHz - 28 M transistors - 128 MB L2 - Pmax 29 W

    Pentium !!! 1000 MHz Coppermine - bus 100 MHz - 28 M transistors - 256 MB L2 - Pmax 29 W

    Les deux CPU ont la même surface de die.

    Dans le cas de l'absence physique de cache, le Celeron devrait avoir un Pmax inférieur, non ? (surtout qu'à l'époque, le TDP était estimé fréquence par fréquence contrairement à aujourd'hui)

  11. #11
    Desactiver les voies du cache ou les couper physiquement reduit le PMax de toutes facons, si le meme pmax est publie c'est un mensonge ou une erreur d'arrondi (a moins que tu aies utilise le TDP comme PMax en quel cas c'est normal qu'ils soient egaux, il suffit que le power virus utilise pour l'evaluer n'allume pas beaucoup le L2).
    fefe - Dillon Y'Bon

  12. #12
    Citation Envoyé par fefe
    Desactiver les voies du cache ou les couper physiquement reduit le PMax de toutes facons, si le meme pmax est publie c'est un mensonge ou une erreur d'arrondi (a moins que tu aies utilise le TDP comme PMax en quel cas c'est normal qu'ils soient egaux, il suffit que le power virus utilise pour l'evaluer n'allume pas beaucoup le L2).
    Il me semble bien qu'il s'agit du Pmax et non du TDP. S'il s'agit d'une erreur de publication, pourquoi ca touche toutes les fréquences du coppermine ? Le P!!! et le Celeron, à même stepping, ont les mêmes Pmax à une fréquence donnée. L'erreur semble être exclue, mais le mensonge est envisageable :D.

    Si mensonge il y a, dans quel intérêt afficher un Pmax surestimé pour le Celeron ? A moins que ca soit celui du P!!! qui ait été sous-estimé.

  13. #13
    Ce qui m'impressionne c'est que tout le monde soit convaincu qu'un industriel comme Intel ou AMD ne saute pas sur l'opportunite d'economiser au moins 30% (quand il y a 512k de cache au lieu de 2M ca doit meme etre plus) sur des chips produits a des dixaines de milliers d'exemplaires alors que les economies realisables si ils adoptent la methode de desactivation est de l'ordre de quelques pourcents si ils ne recyclent que des core defectueux (et apres bonjour la perte pour combler la demande si ils n'ont pas assez de chips defectueux).

    Cherchez des photos de die sur le net, en avez vous trouve une seule de celeron sorti dans les 5 dernieres annees ? Moi pas (mais je ne cherche peut etre pas bien), alors que les pentium et les xeon ca court les rues, pourquoi ?

    Si quelqu'un pouvait eplucher un ES de celeron a cote du pentium equivalent et prendr eune jolie photo de die ca couperait court a l'argumentation mais bon .
    fefe - Dillon Y'Bon

  14. #14
    Citation Envoyé par fefe
    Cherchez des photos de die sur le net, en avez vous trouve une seule de celeron sorti dans les 5 dernieres annees ? Moi pas (mais je ne cherche peut etre pas bien), alors que les pentium et les xeon ca court les rues, pourquoi ?

    Si quelqu'un pouvait eplucher un ES de celeron a cote du pentium equivalent et prendr eune jolie photo de die ca couperait court a l'argumentation mais bon .
    Si tu parles de photos de la surface du die de Celerons, il y en a moultes sur Internet. Si c'est l'interieur du die (circuits visible), je n'en trouve pas sur les Celerons moi aussi.

  15. #15
    Citation Envoyé par fefe
    Des sitations stp . Je ne dis pas que ca n'a jamais ete fait, je dis juste que ca n'a aucun sens de le faire sur des processeurs produits en masse avec un procede de fabrication mature. Je n'ai jamais vu Intel dire que ses celerons etaient des pentium avec un morceau de cache desactive.
    Que les analyses concluent que le design est exactement le meme, et qu'il manque physiquement un certain nombre de voies me surprendrait bien moins que la conclusion de la presence de l'ensemble du cache et la desactivation partielle de celui-ci.
    Y a-t-il encore des gars comme Sam ou Franck qui transforment des Sempron en A64 ou des Céléron en P4?

    D'un pur point de vue industriel, j'ai effectivement des doutes sur l'opportunité de mettre en oeuvre un deuxième de process de validation/désactivation/revalidation pour les chips défectueux. C'est l'usine qui est chère, ainsi que la mise au point du process de fabrication. Jeter des chips me semble plus économique.

  16. #16
    Economiser 30% sur la surface est en effet un atout majeur, mais adapter la production à la demande en est un autre, et à mon avis plus important.
    Avoir un même wafer pour tous les processeurs apporte beaucoup de flexibilité.
    Le Duron 64Ko transformable en 256, voire en 512Ko, est la preuve que les chaines adaptent leur prod à la demande. Bien sûr il a existé des Duron avec réellement 64Ko de L2, mais AMD a du faire face à une forte demande, ce qui l'a poussé à dégrader certains die de TBred et de Barton.

    Maintenant le tri des die defectieux j'y crois pas des masses, s'il y a dégradation elle est faire à partir d'un die fonctionnel.

  17. #17
    Justement adapter a la demande est le probleme. Quand tu as 2 types de waffers tu en produits plus de l'un que de l'autre et beneficie completement du gain en surface. Si ta demande en version petit cache augmente dans le cas ou tu n as qu un type de waffer tu as un gachi enorme, et multiplie par le nombre d'unites cela donne des sommes importantes. Avoir 2 waffers differents si tu as prevu le "chop" de cache au moment du design ne te coute quasiment rien. Tu as le meme layout auquel tu appliques les deformations necessaires +l'agencement et la configuration de la machine qui coupe/trie les chips et c'est fini.

    Quand aux Duron, je suis convaincu qu'il s'agit tout simplement du fait que le produit n'avait pas ete prevu a l'origine et il y a eu de la demande et a cette occasion particuliere des gros chips ont ete remarques + deactivation pour combler une demande non prevue.

    Mon opinion est que tout le monde a pris cette exception pour un cas general.
    fefe - Dillon Y'Bon

  18. #18
    le coût d'un wafer est ridicule... Je me souviens d'un truc genre 300€ pour 200 circuits environ, pour du SOI Soitec chez PhilipsSC. Un A64 ou un P4 doit etre un poil plus gros... Disons 100 circuits par wafer... Ca fait pas tellement cher la place occupée... Ce qui est ULTRA cher, c'est les masques notamment...

    Maintenant, il n'est pas du tout certains que TOUS les celeron soient des P4 défectueux. Mais certains, oui.
    Mes propos n'engagent personne, même pas moi.

  19. #19
    Citation Envoyé par Neo_13
    Ce qui est ULTRA cher, c'est les masques notamment...
    Le coût de la série de masques nécessaires à faire un proco c'est entre 1 et 2 millions de dollars pour les finesses de gravure actuelles. A ce tarif, t'as pas intérêt à te gourrer :D et ce coût augmente à chaque génération car c'est de + en + chiant à faire. Y faut bien rentabiliser les machines spéciales qui coûtent des fortunes (plusieurs dizaines de M$ l'unité) et sortir un gros paquet de procos pour répartir le prix dessus.

  20. #20
    Oui, c'est ce que je voulais dire: le coût est dans l'usine, la définition du process et j'ai effectivement oublié le masque, entre autres. Mais à côté de ça, jeter quelques chips défectueux, bof...

  21. #21
    Citation Envoyé par Neo_13
    Maintenant, il n'est pas du tout certains que TOUS les celeron soient des P4 défectueux. Mais certains, oui.
    Si tu consideres cette hypothese, cela veut dire que tu as 2 modeles differents de celeron, que tu as de toutes facons 2 masques differents pour les P4 et les celerons + un processus de tri, de localisation de l'erreur, de desactivation, de retest etc pour la version p4+probleme.

    Economiquement je te promets que c'est impossible que ce soit viable si tu ne recuperes pas une proportion significative de chips par cette methode, ce qui signifie que tu pars avec enormement de defauts a la base (et je doute qu'AMD ou Intel soit dans cette situation).

    Sinon le prix de reviens d'un microprocesseur est extremement dependant de sa surface. Si ce n'etait pas le cas pourquoi AMD sacrifierait il toute sa gamme de produits a 1M de cache en periode de competition sur les prix ? Pourquoi Intel n'aurait pas mis ses Xeons a 3 niveaux de cache a la place des P4 pour concurrencer les A64 quand ils souffraient beaucoup cote performance ? Pourquoi passer a des waffers de 300mm si l'essentiel du cout etait dans la creation du masque ?
    Augmenter le debit d'une chaine de production c'est aussi une reduction des couts (donc encore une fois l'impact de la surface est tres important).
    fefe - Dillon Y'Bon

  22. #22
    Citation Envoyé par fefe
    Sinon le prix de reviens d'un microprocesseur est extremement dependant de sa surface.
    Indirectement, parce que sa taille joue sur le nombre de CPU qui sort de la fab par jour (nombre de wafers produits par jour (constante) x nombre de CPU produits par wafer (variable dans notre cas)).

    Citation Envoyé par fefe
    Pourquoi passer a des waffers de 300mm si l'essentiel du cout etait dans la creation du masque ?
    Parce que ca augmente la productivité.
    Comme pour beaucoup de systèmes de production industrielle, je pense qu'au moins 80% des couts totaux sont des couts fixes, qui sont les mêmes que le système tourne à plein régime, ou ne tourne pas du tout (R&D, cout d'installation et d'exploitation des fabs, ressources humaines, etc.).

    Citation Envoyé par fefe
    Augmenter le debit d'une chaine de production c'est aussi une reduction des couts (donc encore une fois l'impact de la surface est tres important).
    Une chaine de production qui produit plus vite doit certainement couter plus cher, mais du fait que les couts fixes se répartissent sur plus d'unités, au final, c'est plus économique.

  23. #23
    Citation Envoyé par fefe
    pourquoi AMD sacrifierait il toute sa gamme de produits a 1M de cache en periode de competition sur les prix ? important).
    Ca c'est la grande question.
    Personnelement je voit qu'une réponse, ils sont incapable de faire une quantité importante de core avec beaucoup de cache, pourquoi j'en sais rien, mais je pense vraiment plus a un problème qu'a une question d'économie.
    Et qu'ils veulent pas faire de L3 (ou peuvent pas, c'est ptet du a l'architecture K8)
    Je pense aussi qu'un A64 avec 4Mo ou 8Mo de L2 serait pas si loin que ca des Conroe, si ils le font pas (même rien qu'en haut de gamme) c'est surement pas pour le plaisir...

    Et puis bon pour le cout final d'un CPU on c'etait déja posé la question, et on été toujours tombés sur un 'pas grand chose' ce qui fait qu'au final je trouve ca quand même bien drole ceux qui croient qu'AMD va couler parcequ'il casse ces prix, je voit plutot ca dans le sens inverse, ils ont énormement margés ces dernieres années (et la on peut se poser une question, quand on voit toutes les 'bonnes' nouvelles, sur les ventes, et ces prix, tout en regardant leurs résultats, ca fait quand même un peu bizarre non ?)

    Reste la question des usines oui, faudrait savoir combien ils ont éffectivement investit (ce qui pourrait expliquer les résultats pas aussi brillants qu'on pourrait esperer), et combien par/chez IBM et les autres (et c'est quoi le deal derriere).

    [EDIT] Autre théorie, ils savent pas unifier convenablement au niveau du dual-core, et ca casse les perfs. Si c'est déja le cas sur les 2X1024Ko (on sais qu'on gagne un peu, mais sans savoir peut-être qu'on devrait gagner nettement plus ?) Dans ce cas ils se disent peut-être qu'au final si c'est foutre 4Mo de cache pour avoir les gains réel de 1Mo...

    Et ca pourrait expliquer l'arlesienne des core 512K/1024K, des améliorations au niveau de la gestion (même pas uniquement dans les dual core d'ailleur, puisque ca date du passage C0 => CG sur les ClawHammer).

  24. #24
    Les cpu sont de toutes façons testés individuellement... Ne serait-ce que pour vérifier qu'ils tiennent leur fréquence annoncée
    Mes propos n'engagent personne, même pas moi.

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