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Discussion: Conroe et innovations

  1. #481
    Citation Envoyé par fefe
    en partant d'un cache de 4Mo, 16 way associatif, avec des lignes de 64o, et un adressage physique 40 bits:
    Code:
    2^22/2^6/2^4 = 2^12 "sets"
    40-22+4=22 bits /set
    22*2^12*2^4=1441792 bits
    Je pige pas trop comment l'adressage 40 bits intervient là dedans, je trouve la même chose mais sans utiliser les 40 bits.
    4Mo en 16-way ça donne 16 blocs de 256Ko.
    64octets par ligne donnent 256x1024/64 = 4096 lignes par bloc.
    J'obtiens donc un adressage composé de :
    - 6 bits pour identifier l'octet dans la ligne de 64o (2^6 = 64)
    - 12 bits pour identifier la ligne (2^12 = 4096)
    - 4 bits pour identifier le bloc (2^4 = 16)
    Soit en tout 22 bits.

    Je pige pas le 40 - 22 + 4 ??

  2. #482
    Le tag doit etre un identifiant unique pour chaque adresse physique (quand le cache est indexee physiquement)

    40 bits d'adresse physique -
    22 bits pour adresser 4Mo
    + 4 bits parce que le cache est 16 way donc il faut garder ces bits dans les tags afin de pouvoir differencier les 16 adresses chargees dans un meme set.

    Tu calcules comment adresser le cache je calcule le tag. Tu ne peux pas connaitre la taille du tag sans connaitre la taille de l adresse physique car le tag est tout ce qui ne te sert pas a indexer le cache (et les 4 bits correspondant a l associativite ne rentrent pas dans le calcul d index donc doivent aller dans le tag).

    je tente un dessin
    Code:
    MSB              4MB                       LSB
                       assoc
    40                22    18           6      0
    |------------------|----|------------|------|
    | Tag                   |  set       |block |
    Bien entendu a ces 22 bits il faut ajouter 2 bits pour stocker l'un des 4 etats MESI, et pour chaque set assez de bits pour coder les informations utilisees par l'algorithme de remplacement (LRU).

    C'est un peu plus clair ?
    fefe - Dillon Y'Bon

  3. #483
    Citation Envoyé par krumtrash
    Pour les pro des calculs de transistors:

    Le futur processeur dual core d'Intel gravé en 45 nm, Penryn, ne devrait pas être dénué de surprises.

    En effet, on vient d'apprendre qu'il disposerait de 410 millions de transistors contre 291 millions pour un "simple" Core 2 Duo gravé en 65 nm. Ainsi, la surface de ce dernier est de 143 mm² contre environ 110 mm² pour son remplaçant.
    ...

    Anandtech ( http://anandtech.com/cpuchipsets/sho...spx?i=2915&p=3 ) s'est empresse de compter les transistors de cache en faisant 6Mx8bitsx6transistors... Je pleure, mais je ne desespere pas.
    fefe - Dillon Y'Bon

  4. #484
    Citation Envoyé par Stephane@Mat.be
    Je demanderai à Guillaume de passer ici si tu as des questions
    Gros bravo en effet pour l'article qui sait manier avec finesse le décallage et le sérieux technique.

  5. #485
    Citation Envoyé par fefe
    Anandtech ( http://anandtech.com/cpuchipsets/sho...spx?i=2915&p=3 ) s'est empresse de compter les transistors de cache en faisant 6Mx8bitsx6transistors... Je pleure, mais je ne desespere pas.
    T'inquiète, y en a qui ont compris (moi en tout cas). En plus, Franck et toi, vous expliquez bien.

  6. #486
    Citation Envoyé par Stephane@Mat.be
    Guillaume a fait un article sympa sur matbe à ce propos
    Je suis en train de lire avec interet. Qq remarques a la volee:
    Pour la petite histoire, le masque représente un seul processeur qui est reproduit de multiples fois sur la surface. Vous pouvez voir les motifs répétitifs (chaque motif est un processeur, on parle de "die") sur la photo suivante :
    D'ou vient l'info qu'il ne s'agirait que d'un seul processeur ? La machine est capable d'imprimer jusqu'a certaines dimensions (facile a determiner en general il suffit de mesurer un itanium ) que tres peu de processeurs utilisent, il est donc possible de grouper un certains nombre de processeurs sur un masque (pas necessairement homogene) afin d'accelerer la gravure.


    Sinon de maniere generale je m'etonne des "Oh" d'admiration (j exagere un peu je sais) de la majorite des articles (je ne vise pas necessairement l'article Mat.be) alors que si on regarde l'historique des transitions de process c'est loin d'etre les plus grosses ameliorations enregistrees (pas tout a fait les pires non plus).

    Je n'ai pas vraiment vu non plus quelqu'un dire que tout ca sert surtout a garder la meme vitesse d'evolution que precedement, alors que tout ce bruit autour de HighK+Metal gate aurait tendance a faire croire que quelque chose de fantastique vient de se produire.

    Ce n'est pas la premiere tentative pour remplacer les bon vieux transistors cmos, il y a eu entre autre une periode ou l'arseniure de gallium (AsGa) etait tres a la mode et on voit encore regulierement des annonces de transistors ultra rapides en AsGa. La principale nouveaute est qu'il semblerait qu'il n'y a plus d'autre choix que de changer. Le cout des metaux rares et de leur rafinage et la complexite de leur application sur les waffers est ce qui avait permis au cmos de survivre si longtemps malgre des performances moins bonnes.

    Mais sinon bon article de vulgarisation (mis a part les gouts discutables de l'auteur pour C.Aguilera )

    Sinon chapeaux bas a qui Intel vient de reussir un gros coup de PR, ils viennent finalement de reussir a faire expliquer a la majorite des sites de hardware comment fonctionne un transistor (en 1 journee j'ai vu plus de dessins educatifs de gate/source/drain que j'en vois d'habitude en plusieurs mois), et de rappeler au monde entier qu'ils sont 6+ mois en avance sur la concurence.
    fefe - Dillon Y'Bon

  7. #487
    pour l'asga et autre méthodes... Ca me fait sourire de penser qu'à l'origine, l'une des raisons qui a fait faire autant d'effort sur le silicium, c'est le SiO2 pour les couches isolantes, qui étaient facile à obtenir... et que maintenant on le vire de partout...
    Mes propos n'engagent personne, même pas moi.

  8. #488
    oui ce qui prouvent vraiment qu'ils n'ont pas eu le choix .
    fefe - Dillon Y'Bon

  9. #489
    Citation Envoyé par fefe
    D'ou vient l'info qu'il ne s'agirait que d'un seul processeur ? La machine est capable d'imprimer jusqu'a certaines dimensions (facile a determiner en general il suffit de mesurer un itanium ) que tres peu de processeurs utilisent, il est donc possible de grouper un certains nombre de processeurs sur un masque (pas necessairement homogene) afin d'accelerer la gravure.
    faut pas oublier que plus tu fais grand (par exemple grouper quelques procs sur le masque) plus tu risques d'avoir des défaults (sur les bords particulièrement) sur le masque et au moment de la projection du motif. Du coup c'est pas forcément rentable.

  10. #490
    Citation Envoyé par Fanche
    faut pas oublier que plus tu fais grand (par exemple grouper quelques procs sur le masque) plus tu risques d'avoir des défaults (sur les bords particulièrement) sur le masque et au moment de la projection du motif. Du coup c'est pas forcément rentable.
    et que c'est la méga merde à faire un masque de photolitho pour les procédés actuels...

    Quand on éclaire une fente trop fine, on diffracte. Ca marche pour une fente mirométrique, ça marche aussi plus bas. Et c'est pas les lentilles qui peuvent corriger ça : la longueur d'onde n'est pas "compressée" par les lentilles.

    Là, la longueur d'onde est de 193nm, et la piste tracée fait 90-65-45nm... En termes de diffraction c'est le bonheur. Problème maitrisé mais à coût considérable.

    D'autant plus que d'autre soucis s'ajoute (résolu en partie par l'insolation humide) : le fait que les rayons du bord soit moins perpendiculaire que ceux du centre (précision sur les bords de piste moindre).

    J'ai fait de la photolitho (pendant mes études) avec des masques qui faisaient la totalité du wafer... Mais les masques étaient à l'échelle 1, le wafer faisait 3 pouces (de mémoire), et l'alignement se faisait à la loupe binoculaire... Pas la même échelle du tout.

    Alors un ou plusieurs masques. Un, c'est plus simple, mais on aligne plus souvent. Plusieurs, c'est nettement plus chiant, mais on aligne moins souvent... Vu les précisions d'alignement envisageables avec des machines actuelles, je dirais que ce point n'est pas un problème. Donc un seul.

    Mais, j'ai un RDV de suite, et je continuerais donc plus tard...
    Mes propos n'engagent personne, même pas moi.

  11. #491
    Suite :

    Quand je bossais chez NXP, j'ai eu l'occasion de voir passer quelques wafers et, de toutes évidences, les circuits étaient "insolés" par groupe : un motif régulier se répète sur les plaques, et là, le motif n'était pas composé que d'un seul circuit, mais de plusieurs distincts et différents (dont les miens). Et ce, avec des techno de gravure actuelles cette fois-ci (180nm les plus petits). Le motif peut donc contenir plusieurs circuits (et je pense que même dans les fab CPU c'est le cas. Seulement, faute d'avoir vu un wafer cpu d'assez près, je suppose qu'un motif ne contient qu'un CPU et les circuits de vérif autour). Mais ceux que j'ai vu ne contenait qu'un seul exemplaire de chaque circuits complexes, et de façon générale, un seul circuit complexe.

    Il ne reste plus qu'à trouver un masque pour vérifier.
    Mes propos n'engagent personne, même pas moi.

  12. #492
    Oui il y a aussi qu'avec un cpu par masque, tu couvre mieux l'ensemble du wafer vu que le dessin est plus petit. (en plus des pb d'astigmatisme)
    Tout à fait d'accord avec toi pour les pb de longueur d'onde utilisée par rapport à la taille des motifs. Par contre les pb de rayons lumineux sur les bords du motif imprimé, je pense qu'ils sont moindres avec la photolitho avec réduction, vu que c'est une image projeté que tu fais et plus un masquage par contact (masque posé directement sur le wafer) en plus c'est plus simple d'avoir une illumination bien régulière du masque vu qu'il est plus petit que pour la photolitho par contact. Par contre reste les soucis de mise au point de l'image du masque sur le wafer qui doivent pas être simples vu la précision recherchée...
    Je serai curieux de connaitre le rapport de réduction utilisé ou la taille d'un masque pour un cpu.

  13. #493
    Je voulais pas faire le gros geek mais bon je me suis acheté des wafers sur eBay, au pire ca feras de belles horloges. :whistle:
    Cherchez "silicon wafer"
    On en trouve des vieux, mais j'ai vu passer des 90nm (en fait j'ai plutot choisis au look :D)
    Je me suis mis ca en tête y'a deux semaines, coincidence tu nous tient. (ou alors j'ai survoler une news sur le sujet, et plus tard m'en suis rappeler sans me souvenir d'ou je tenait cette idée).

  14. #494
    faut pas le dire mais j'en ai un chez moi aussi!... sauf que c'est de la récup du boulot et que c'est pas des cpu dessus. N'empêche que pour montrer ce qu'on fait et que les gens se rendent compte de la taille, c'est génial!

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