x86-secret touch' : Le hardware technique et pointu
Neo_13 m'avait propose il y a quelques temps de creer un thread sur ARM. Je profite de cette news pour le faire. Cet article est une bonne introduction. Cependant j'aimerais apporter quelques corrections (tu m'en veux pas Dandu ? :p). 1. Il faut distinguer les architectures ARM de leurs implementations. ARM definit des architectures (attention, il ne s'agit pas de micro-architecture, mais de jeu d'instruction, de description de "memory ordering", etc.) et les implemente. Par exemple,...
Intel a publié les specs de ses contrôleurs graphiques : http://intellinuxgraphics.com/documentation.html C'est une doc complète, contrairement à ce qu'a publié AMD jusqu'ici... Je l'ai juste parcourue rapidement, mais il y a des choses intéressantes dans le volume 4 (unités programmables). En particulier : plusieurs modes de fonctionnement SIMD, horizontaux et/ou verticaux, des communications par messages entre les unités, y compris juste pour calculer une racine carrée, des...
Personne pour parler des premiers benches de Sandy Bridge de chez Anand ? Ca a l'air pas mal du tout. Ptet un sujet dédié ? Il fallait le créer Go alors. Preview d'Anand : http://www.anandtech.com/show/3871/the-sandy-bridge-preview-three-wins-in-a-row Ce message était de newbie06, pour une raison que j'ignore il m'a été attribué.
Bon, je me lance on verra bien ce que ca donne. L'idee du topic est de discuter de details de micro-architecture, a priori en partant d'articles de recherche ou d'articles existant. L'objectif n'est pas d'expliquer les bases, meme si de temps en temps ca ne peut pas faire de mal, mais de discuter sur des (plus ou moins) nouvelles idees. Disclaimer: Ca risque d'etre un topic prise de tete :) Je garde un peu de place pour indexer les diverses discussions qui auront eventuellement lieu dans...
C'est parti : http://www.realworldtech.com/page.cfm?ArticleID=RWT082610181333 Ca m'a l'air relativement novateur.
Voilà, c'est parti... Nehalem : - nouvelle architecture (détails à définir) - IMC comme l'A64 (détails à définir) - CSI (HT like - détails à définir) - quad core natif (pour ce que ça change...) - octo core pas natif du coup (?) - 45nm - retour de l'hyperthreading à 2 process par core
Les nouveaux cpu ultra hyper mega basse consommation Silverthorne et Diamondville qui fabriquent eux memes leur courant sont en train de passer sous les feux de la rampe... Et apparement, c'est hyper navrant sous superpi... Vla le bench :|. Bon les résultats du coup ne me paraissent pas étonnant vu le peu qu'on sait sur les bestiaux. par contre, la différence de conso entre l'ICH7 et l'ICH9 est tellement importante ? (cf l'ich sur la mini itx)
Salut à tous, je pose une question qui fait suite à un contournement trouvé (à défaut de solution) à un un problème évoqué précédemment. Voici ma question : comment fonctionne l'USB2 sur les mobos Z77 ? Qu'est-ce qui a changé depuis l'intriduction de l'usb3 ? En effet, j'ai résolu les problèmes de déconnexions intempestives, lags plantages en boucles, blocages de mes 2 périphériques USB2 sous Ubuntu et Windows 7 en les branchant en USB3 ! (NB : c'est pas pour troller, mais c'est sous...
Alors pour initier ce topic sur le challenger de l'Atom, commençons-donc par une interview du président de Centaur, sur un bon vieux rock comme les taiwanais en ont le secret : kAonOmb8l3o Rubrique à brac : Date de sortie : Q3'08 Bus : FSB 200 MHz QDR Process : 65 nm Fujitsu Die : 7.650mm x 8.275mm (63.3 mm²)
Bonjour, quelqu'un pourrait-il m'expliquer clairement ce qu'est le EHCI (ou xHCi) hand-off ? En effet, m'étant acheté une Gygabyte GA-Z77-D3H, j'ai eu des soucis à faire marcher correctement mon Logitech G510 et ma Razer Naga Epic. Avant le changement de carte mère (donc sur une GA-P35-DS3R), tout est ok sauf un truc : si ma Naga est en mode wireless au démarrage, le clavier ne marche pas bien avant le boot de l'OS. Après changement de mobo (donc avec la GA-Z77-D3H), plus de problème...
Comme j'en ai marre de ne pas trouver un thread ou mettre des infos plus ou moins generales sur Intel, j'en cree un (en esperant ne pas avoir rate un thread deja existant) :) Info interessante trouvee sur RWT: http://isca2012.ittc.ku.edu/media/Rattner%20ISCA%20Keynote%2020120612%20FINAL.pdf Intel va filer du RTL synthetisable pour un coeur a certaines universites. Kanter a juste oublie de citer la premiere partie qui insiste bien sur le fait que c'est plus destine a des coeurs a haute...
J'ai pas trouvé de topic pour les VLIW-mais-pas-EPIC, donc j'ouvre un nouveau... Pour ceux qui s'intéressent aux processeurs made-in-France, pas mal d'infos sur le MPPA-256 de Kalray ont été publiées. Kalray, c'est une start-up fondée par des transfuges de ST Micro qui fait des processeurs many-core VLIW pour l'embarqué. (enfin un pour l'instant, pas sûr qu'il survivent assez longtemps pour en faire d'autres) De manière assez inédite, le papier introduisant l'archi du MPPA-256 est...
Ca fait maintenant un petit moment que l'on parle du projet "ultra secret" d'Intel à savoir Larrabee. Quelques articles de spéculations, quelques slides...etc Ca parle de 16 à 24 cores x86 in-order de 1.7 à 2.5 Ghz avec 32KB de L1 et 256KB de L2 privé parmis un pool de L2 partagé. On entend aussi parler de fonctions fixes (sampler de textures), d'un ring bus, de 2 double-precision FLOPS scalaire par cycle et de 16-way SIMD. Tout ce beau monde pour du calcul massif comme celui demandé par le...
Bonjour, Si vous le voulez bien, on pourra parler ici de la consommation de nos chers appareils électroniques mobiles. Les chiffres et les graphiques suivants sont tirés d'un stage chez un fabricant de SoC. Les chiffres datent d'il y a quelques années, mais devant le manque d'informations de ce genre car souvent confidentielles, ils restent toujours intéressants. Je vais principalement parler de la plateforme basée sur un ARM 926 @ 266MHz, L1 32kB pour I et D, L2: 128kB, en 90nm. Il...
Certain ici sont dans le monde de la recherche, c'est mon cas. Et des fois on trouve des trucs, oh joie ! Ma dernière puce vient de revenir de fabrication, et d'après les premiers test tout va bien. Le but de cette puce: faire de la restitution d'horloge et de données pour les liaisons série. En gros les signaux électriques des données sont déformés lors de leurs transmissions entre divers composants (capteur vers la mémoire etc). Pour pallier ce problème le bloc susmentionné...
Bonsoir les canards, Ça fait un bail que j'ai pas posté dans le coin, suite à pas mal de charge intellectuelle :). Mais je me permet de partager une petite expérience. Il y a un petit paquet d'années, j'avais monté un desktop. Plateforme K7. AMD Athlon XP-M2500+, sur carte Asus A7N8X Deluxe. Oui, je sais, c'est vieux. La base, de mémoire, remonte à 2004. Depuis, elle a évoluée à la marge : changement de carte graphique, disques, alim, mobale (remplacement par une AN7 suite à un grillage...
Exellent comme a l'habitude :beer: Mais j'ai une petite question de quand datait les processeurs tésté notamment Athlon64 ? Parsque sur quelques forums des sources relativement sure ont demontré que les A64 s'overclockait tres bien avec des score a plus de 2600Mhz et sur une MSI (la MSI a vrai dire en VIA) En Prometeia et autre bien sur mais les A64 y comprit 3200+ prennait une certaine avance sur les P4. Un simple exemple a 2630Mhz un A64 3200+ et une 9800 (largement O/C je sais plus...
Bonjour, Je me demandais un peu comment fonctionnaient les caches CPU, et comment le CPU pouvait déterminer si le cache doit être mis à jour ou non. Notamment je me pose la question lorsque du matos va écrire en RAM, via du DMA et que le CPU accède à la même portion de mémoire. Je comprends sans problème que les caches CPU ne sont pas tout le temps à jour par rapport à la mémoire, ou même entre deux caches non partagés de deux cores. Je vois aussi bien comment il est possible, via des...
On réclamait le topic, le voici créé à l'occasion de la publication (/leak ? /fake ?) de cette hypothétique roadmap du process Intel jusqu'à 2022 : Quelqu'un pour commenter les différentes lignes et valeurs ? 4 nm... Je crois me rappeler qu'en dessous de 10-20 nm, ce serait difficile du fait des courants de fuite / épaisseur des gates... C'est ce FinFET qui rend ça possible ?
Salut les experts ! Est-ce que quelqu'un sait ce que veut dire "faire un warm reset" ou "faire une séquence LDTSTOP disconnect" sur un lien Hypertransport ? (Et surtout comment le faire !) (Si ça peut aider, un lien HT est vu comme un device PCI par le processeur si j'ai bien compris.) Petit contexte pour ceux que ça intéresse : en farfouillant dans la doc de mon processeur, j'ai vu qu'il était possible de voir la fréquence des liens Hypertransport de sa machine...
Bien le bonsoir. Bon, je me suis dit qu'il serait peut-être intéressant d'avoir un topic où l'on pourrait poster toutes les news intéressantes, glanées ici et là. Cela éviterait d'avoir à créer un nouveau topic à chaque fois, ou de faire du hors sujet dans un existant. Voila.
Hello, bon c'est pas trop du hardware avancé, mais ça sera mieux ici. Depuis un petit moment google et maintenant facebook sont passé à des alim fournissant uniquement du 12V à la carte mère, permettant ainsi de coller une batterie sur le 12V qui sert en cas de coupure de jus. Hors dernièrement on voit débarquer dans nos étals des alims modulaire qui ont un peu le même principe: Un énorme rail 12v qui est ensuite convertit en 3v 5v etc. Et la vous me voyez venir avec mes gros sabots: Si...
:rolleyes:
Bonjour à tous, Je voulais parler un peu de l'optronique, qui semble traverser une période de fébrilité depuis quelques années. Déjà envisagée avant l'informatique quantique, l'informatique "optique" semble sur le point de devenir une réalité. Je suis pas mal les news du site futurascience, et j'avais déjà vu en labo quand j'étais étudiant quelques guides d'ondes qui passaient des centaines de gigahertz sur du silicium. Du coup, j'ai bien envie de savoir si vous avez quelques informations...
Salut les hardeurs, est-ce que quelqu'un sait des choses sur le déterminisme bit-à-bit de la FPU, du SSE ss, et du SSE2 sd? J'ai l'impression que les normes sont en précision relative garantie et que rien ne garantit de ne pas avoir des différences pour un même code sur deux architectures.
l'article est ici et est interressant a lire car les donnees cachent des infos sur la microarchitecture interne des processeurs en question. En appliquant "little's law" et en connaissant la taille de la ligne de cache (64 octets) on peut en deduire le nombre de requetes en parallele dans la machine allant vers la memoire. Pour maintenir ces requetes chac core a besoin de buffers avec un nombre d'entrees correspondant pour contenir ces requetes. Ces buffers sont difficiles a maintnir pleins en...
Je viens de lire un comparatif de disques durs sur le merveilleux site CanardPC.com Sur la première page on peut lire: Densité des plateaux : La densité correspond au nombre de bits de données stockés sur une surface donnée. Plus elle est grande, plus le débit du disque dur sera important à vitesse de rotation égale. Bien que cette information ne soit que très rarement indiquée, il est important de se renseigner lorsqu’on a à faire à un disque dur inconnu. En ...
Bonjour, c'est moi ou il ya une grosse coquille dans l'article sur le x86: Intel Atom, Intel Core i7: In-order mais fort pipeline, très faible consommation d'énergie, contrôleur mémoire natif, cache L3 intégré. VIA Nano: Out-of-order, superscalaire, cryptage matériel, très faible consommation d'énergie, gestion de l'énergie adaptative http://fr.wikipedia.org/wiki/X86
Bonjour, j'ai un bug étrange avec Memtest sur un PC HP: il fait 1-2 passes par secondes ! Donc au bout de très peu de temps (moins de 1 min) on arrive à 400 passes la ram c'est de la DDR2 800 CPU Core2Duo.
Comme le sujet intéresse, et qu'on en parle dans plusieurs sujets, je propose de centraliser ici les discussions sur la mémoire flash et son éventuel futur dans les disques durs. Un truc qui peut être intéressant pour les possesseurs de CompactFlash : http://www.cfide.co.uk/compact_flash_ide_adapters.shtml des dispositifs de conversions IDE vers CF de différentes tailles (dont un adapté aux portables).
Bonjour à tous : Bon, ces derniers temps je suis amené à travailler sur Super-calculateur. Et notamment a programmer dessus, ce qui est assez ardue, il y a toute les histoire de parallélisation ect... Je me suis un peu renseigné sur les différente méthode de programmation parallèle, et il s'avère que l'efficacité de ces méthodes dépend avant tout de l'architecture du Calculateur. Voici les caractéristique du calculateur : HP RX 8640
Messieurs-dames bonsoir. Pour des applications audio (donc 1 seule dimension), je dois effectuer du filtrage (FIR ou IIR) sur des buffer de taille fixe, avec des filtres de taille fixe également mais réglable, et pas encore connue à ce jour (à mon avis ça ira de 16 à 4096 coefs). J'aimerais que ça aille très vite. Genre, euh, vraiment ; parce que je me contente pas seulement faire de la bête égalisation mais j'utiliserai aussi des hrtf, ce genre de bêtises. Donc plus vite je calcule,...
Hello, bon je cherchais de la doc sur la fiabilité des CMOS pour le spatial, et j'ai trouvé ce "petit" document traitant particulièrement de la fiabilité de la RAM en 130, 110 et 90nm. http://trs-new.jpl.nasa.gov/dspace/bitstream/2014/41491/1/JPLPUB09-33.pdf Comme on a tous eu une barette de ram qui a grillé, ça éclaire un peu sur le pourquoi: oxyde de grille qui vieillit super mal. La conclusion commence page 145, en gros: Pour une même taille (512mb ici) plus c'est petit mieux ça...
Hello, Il y a un moment, j'avais parlé du layout RF et puissance, et visiblement il y avait des gens intéressés. Par manque de temps (envoie d'une puce justement) j'avais grave zappé. Il y a toujours des gens tenté par comment sont faites les puces au niveau hard ou pas? Si je parle de ce sujet j'aborderais quasi que les puces RF (c'est ma "spécialité") et aucunement le routage des puces numériques comme les processeurs et la ram (qui ont une énorme partie en routage automatique btw) Je...
Alors moi j'ai une question: quand c'est qu'a été introduit le bit 6 (DAZ) du MXCSR SSE exactement? Dans le manual IA-32 volume 1, il est décrit comme faisant partie de SSE2 avec la remarque: Dans le Intel C++ Compiler User and Reference Guides, les intrinsics associés (_MM_SET_DENORMALS_ZERO_MODE...) font partie de SSE3. Dans les headers de gcc pareil. Dans MSVC ils sont passés complètement à la trappe : y'a les instructions AES de Westmere mais pas ce bit-là. :rolleyes: Les "some...
Salut, Quelqu'un se souvient des raisons qui ont poussé à ne pas faire de hard de calcul décimal ?
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